Made available in DSpace on 2016-04-15T21:46:47Z (GMT). No. of bitstreams: 2 Mario Biselli 1 .pdf: 13668469 bytes, checksum: 66755536275f09e56e10e3b717f6abce (MD5) Mario Biselli 2.pdf: 29728682 bytes, checksum: 1c1ed412b6a1b9b325973c185ba0c30a (MD5) Previous issue date: 2014-04-14 / The thesis focuses in design theory and approaches specifically the parti, or design concept. The way this issue is approached here is profoundly connected to the fact that the author is an architect involved in architectural design since his graduation in 1985. The thesis develops around the characteristics of the parti nowadays. The development is also conducted by acknowledging transformation and expansion around the notion of architectural design and the determination of the parti, wich leads to recognize differences with propositions in the context of the french École des Beaux Arts during 19th century and following developments through the modern period in the turn of the century and 20th century. The thesis establishes its bases in the observation that the formulation of a parti is not conditioned by any methodological proceedings, revealing itself as a eccentric, nonlinear, however central to the design process. The relation between parti and method are therefore widely examined by case studies based on author's professional practice. / Este estudo se insere na temática da teoria do projeto e aborda especificamente o partido arquitetônico. O modo como esta questão é abordada aqui está ligado fundamentalmente ao fato de que o autor é arquiteto atuante em desenvolvimento de projetos de arquitetura desde sua formação, em 1985. O trabalho tem seu desenvolvimento em torno de algumas indagações fundamentais a respeito de como se caracteriza o partido arquitetônico na contemporaneidade. O trabalho também se desenvolve a partir do reconhecimento das recentes transformações dos modos de projetar e da expansão da própria noção de partido arquitetônico, que na atualidade se apresenta notadamente diversa das propostas no âmbito da École des Beaux-Arts francesa durante o século XIX e suas consequentes derivações modernistas, na virada do século e durante o século XX. O estudo se fundamenta na observação de que a formulação de um partido não se submete a nenhum tipo de procedimento metodológico apriorista, sendo antes o aspecto excêntrico, não linear, aparentemente arbitrário e, contudo central dentro do processo projetual. A relação, portanto, entre partido e método é amplamente examinada através de estudos de caso provenientes da prática profissional.

Uma das maiores restrições que existe atualmente no fluxo de projeto de CIs é a necessidade de um ciclo menor de desenvolvimento. Devido às grandes dimensões dos sistemas atuais, é muito provável encontrar no projeto de blocos IP, erros ou bugs originados na passagem de uma dada especificação inicial para seus correspondentes modelos de descrição de hardware. Isto faz com que seja necessário verificar tais modelos para garantir aplicações cem por cento funcionais. Uma das técnicas de verificação que tem adquirido bastante popularidade recentemente é a verificação funcional, uma vez que é uma alternativa que ajuda a manter baixos custos de validação dos modelos HDL ao longo do projeto completo do circuito. Na verificação funcional, que está baseada em ambientes de simulação, a funcionalidade completa (ou relevante) do modelo é explorada, aplicando-se casos de teste, um após o outro. Isto permite examinar o modelo em todas as seqüências e combinações de entradas desejadas. Na verificação funcional, existe a possibilidade de simular o modelo estimulando-o com casos de teste aleatórios, o qual ajuda a cobrir um amplo número de estados. Para facilitar a aplicação de estímulos em simulação de circuitos, é comum que espaços definidos por parâmetros de entrada sejam limitados em sua abrangência e agrupados de tal forma que subespaços sejam formados. No desenvolvimento de testbenches, os geradores de estímulos aleatórios podem ser criados de forma a conter subespaços que se sobrepõem (resultando em estímulos redundantes) ou subespaços que contenham condições que não sejam de interesse (resultando em estímulos inválidos). É possível eliminar ou diminuir, os casos de teste redundantes e inválidos através da aplicação de metodologias de modificação do espaço de estímulos de entrada, e assim, diminuir o tempo requerido para completar a simulação de modelos HDL. No presente trabalho, é realizada uma análise da aplicação da técnica de organização do espaço de entrada através de domínios de parâmetros do IP, e uma metodologia é desenvolvida para tal, incluindo-se, aí, uma ferramenta de codificação automática de geradores de estímulos aleatórios em linguagem SyatemC: o GET_PRG. Resultados com a aplicação da metodologia é comparada a casos de aplicação de estímulos aleatórios gerados a partir de um espaço de estímulos de entrada sem modificações.Como esperado, o número de casos de teste redundantes e inválidos aplicados aos testbenches foi sempre maior para o caso de estimulação aleatória a partir do espaço de estímulos de entrada completo com um tempo de execução mais longo. / One of the strongest restrictions that exist throughout ICs design flow is the need for shorter development cycles. This, along with the constant demand for more functionalities, has been the main cause for the appearance of the so-called System-on-Chip (SOC) architectures, consisting of systems that contain dozens of reusable hardware blocks (Intellectual Properties, or IPs). The increasing complexity makes it necessary to thoroughly verify such models in order to guarantee 100% functional applications. Among the current verification techniques, functional verification has received important attention, since it represents an alternative that keeps HDL validation costs low throughout the circuits design cycle. Functional verification is based in testbenches, and it works by exploring the whole (or relevant) models functionality, applying test cases in a sequential fashion. This allows the testing of the model in all desired input sequences and combinations. There are different techniques concerning testbench design, being the random stimulation an important approach, by which a huge number of test cases can be automatically created. In order to ease the stimuli application in circuit simulation, it is common to limit the range of the space defined by input parameters and to group such restricted parameters in sub-spaces. In testbench development, it may occur the creation of random stimuli generators containing overlapping sub-spaces (resulting in redundant stimuli) or sub-spaces containing conditions of no interest (resulting in invalid stimuli). It is possible to eliminate, or at least reduce redundant and invalid test cases by modifying the input stimuli space, thus, diminishing the time required to complete the HDL models simulation. In this work, the application of a technique aimed to organize the input stimuli space, by means of IP parameter domains, is analyzed. A verification methodology based on that is developed, including a tool for automatic coding of random stimuli generators using SystemC: GET_PRG. Results on applying such a methodology are compared to cases where test vectors from the complete verification space are generated. As expected, the number of redundant test cases applied to the testbenches was always greater for the case of random stimulation on the whole (unreduced, unorganized) input stimuli space, with a larger testbench execution time.

FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DR-FPGAs) são soluções promissoras para muitos sistemas embarcados devido a potencial redução de área de silício. Metodologias de projeto e ferramentas CAD relacionadas são ainda muito limitadas para auxiliarem os projetistas a encontrarem soluções dinamicamente reconfiguráveis para diferentes aplicações. Este trabalho propõe uma metodologia de projeto que combina modelos de alto nível em SystemC, técnicas de projeto de baixo nível e a metodologia de projeto modular da XILINX. SystemC foi utilizada para representar o comportamento de alto nível não temporizado e não-RTL, bem como o baixo nível RTL-DCS (Chaveamento Dinâmico de Circuitos). Um estudo de caso da Banda Base de um Controlador Bluetooth foi desenvolvido. Duas partições temporais foram testadas em nove diferentes DR-FPGAs. A exploração espacial mostrou que 33% das soluções investigadas atenderam a restrição da especificação de 625µs de tempo do quadro do pacote Bluetooth, deixando diferentes parcelas de recursos livres que podem ser explorados para acomodar outros módulos IP de sistemas mais complexos no mesmo dispositivo. / Dynamically Reconfigurable Field Programmable Gate Arrays (DR-FPGAs) are promising solutions for many embedded systems due to the potential silicon area reduction. Design methodologies and related CAD tools are still very limited to assist designers to encounter dynamically reconfigurable solutions for different applications. This work proposes a design methodology that combines high level SystemC models and design techniques with the low level modular design proposed by Xilinx. SystemC has been used to represent the high level untimed non-RTL behavior as well as the low level RTL-DCS (Dynamic Circuit Switching). A Bluetooth Baseband unit case study was performed. Two temporal-functional partitions were evaluated on nine different target DR-FPGAs. The design space exploration showed that 33% of the investigated solutions complied with the 625µs Bluetooth packet time frame specification leaving different amounts if free resources that may be explored to accommodate other IP modules of more complex systems on the same device.

Uma das maiores restrições que existe atualmente no fluxo de projeto de CIs é a necessidade de um ciclo menor de desenvolvimento. Devido às grandes dimensões dos sistemas atuais, é muito provável encontrar no projeto de blocos IP, erros ou bugs originados na passagem de uma dada especificação inicial para seus correspondentes modelos de descrição de hardware. Isto faz com que seja necessário verificar tais modelos para garantir aplicações cem por cento funcionais. Uma das técnicas de verificação que tem adquirido bastante popularidade recentemente é a verificação funcional, uma vez que é uma alternativa que ajuda a manter baixos custos de validação dos modelos HDL ao longo do projeto completo do circuito. Na verificação funcional, que está baseada em ambientes de simulação, a funcionalidade completa (ou relevante) do modelo é explorada, aplicando-se casos de teste, um após o outro. Isto permite examinar o modelo em todas as seqüências e combinações de entradas desejadas. Na verificação funcional, existe a possibilidade de simular o modelo estimulando-o com casos de teste aleatórios, o qual ajuda a cobrir um amplo número de estados. Para facilitar a aplicação de estímulos em simulação de circuitos, é comum que espaços definidos por parâmetros de entrada sejam limitados em sua abrangência e agrupados de tal forma que subespaços sejam formados. No desenvolvimento de testbenches, os geradores de estímulos aleatórios podem ser criados de forma a conter subespaços que se sobrepõem (resultando em estímulos redundantes) ou subespaços que contenham condições que não sejam de interesse (resultando em estímulos inválidos). É possível eliminar ou diminuir, os casos de teste redundantes e inválidos através da aplicação de metodologias de modificação do espaço de estímulos de entrada, e assim, diminuir o tempo requerido para completar a simulação de modelos HDL. No presente trabalho, é realizada uma análise da aplicação da técnica de organização do espaço de entrada através de domínios de parâmetros do IP, e uma metodologia é desenvolvida para tal, incluindo-se, aí, uma ferramenta de codificação automática de geradores de estímulos aleatórios em linguagem SyatemC: o GET_PRG. Resultados com a aplicação da metodologia é comparada a casos de aplicação de estímulos aleatórios gerados a partir de um espaço de estímulos de entrada sem modificações.Como esperado, o número de casos de teste redundantes e inválidos aplicados aos testbenches foi sempre maior para o caso de estimulação aleatória a partir do espaço de estímulos de entrada completo com um tempo de execução mais longo. / One of the strongest restrictions that exist throughout ICs design flow is the need for shorter development cycles. This, along with the constant demand for more functionalities, has been the main cause for the appearance of the so-called System-on-Chip (SOC) architectures, consisting of systems that contain dozens of reusable hardware blocks (Intellectual Properties, or IPs). The increasing complexity makes it necessary to thoroughly verify such models in order to guarantee 100% functional applications. Among the current verification techniques, functional verification has received important attention, since it represents an alternative that keeps HDL validation costs low throughout the circuits design cycle. Functional verification is based in testbenches, and it works by exploring the whole (or relevant) models functionality, applying test cases in a sequential fashion. This allows the testing of the model in all desired input sequences and combinations. There are different techniques concerning testbench design, being the random stimulation an important approach, by which a huge number of test cases can be automatically created. In order to ease the stimuli application in circuit simulation, it is common to limit the range of the space defined by input parameters and to group such restricted parameters in sub-spaces. In testbench development, it may occur the creation of random stimuli generators containing overlapping sub-spaces (resulting in redundant stimuli) or sub-spaces containing conditions of no interest (resulting in invalid stimuli). It is possible to eliminate, or at least reduce redundant and invalid test cases by modifying the input stimuli space, thus, diminishing the time required to complete the HDL models simulation. In this work, the application of a technique aimed to organize the input stimuli space, by means of IP parameter domains, is analyzed. A verification methodology based on that is developed, including a tool for automatic coding of random stimuli generators using SystemC: GET_PRG. Results on applying such a methodology are compared to cases where test vectors from the complete verification space are generated. As expected, the number of redundant test cases applied to the testbenches was always greater for the case of random stimulation on the whole (unreduced, unorganized) input stimuli space, with a larger testbench execution time.

FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DR-FPGAs) são soluções promissoras para muitos sistemas embarcados devido a potencial redução de área de silício. Metodologias de projeto e ferramentas CAD relacionadas são ainda muito limitadas para auxiliarem os projetistas a encontrarem soluções dinamicamente reconfiguráveis para diferentes aplicações. Este trabalho propõe uma metodologia de projeto que combina modelos de alto nível em SystemC, técnicas de projeto de baixo nível e a metodologia de projeto modular da XILINX. SystemC foi utilizada para representar o comportamento de alto nível não temporizado e não-RTL, bem como o baixo nível RTL-DCS (Chaveamento Dinâmico de Circuitos). Um estudo de caso da Banda Base de um Controlador Bluetooth foi desenvolvido. Duas partições temporais foram testadas em nove diferentes DR-FPGAs. A exploração espacial mostrou que 33% das soluções investigadas atenderam a restrição da especificação de 625µs de tempo do quadro do pacote Bluetooth, deixando diferentes parcelas de recursos livres que podem ser explorados para acomodar outros módulos IP de sistemas mais complexos no mesmo dispositivo. / Dynamically Reconfigurable Field Programmable Gate Arrays (DR-FPGAs) are promising solutions for many embedded systems due to the potential silicon area reduction. Design methodologies and related CAD tools are still very limited to assist designers to encounter dynamically reconfigurable solutions for different applications. This work proposes a design methodology that combines high level SystemC models and design techniques with the low level modular design proposed by Xilinx. SystemC has been used to represent the high level untimed non-RTL behavior as well as the low level RTL-DCS (Dynamic Circuit Switching). A Bluetooth Baseband unit case study was performed. Two temporal-functional partitions were evaluated on nine different target DR-FPGAs. The design space exploration showed that 33% of the investigated solutions complied with the 625µs Bluetooth packet time frame specification leaving different amounts if free resources that may be explored to accommodate other IP modules of more complex systems on the same device.

Este trabalho propõe uma metodologia de projeto para fabricação ou Design Methodology for Manufacturing (DFM) utilizando a Programação Geométrica (PG) e os métodos tipo Newton para resolver problemas de otimização não-linear, os quais definem e assistem o projeto de circuitos analógicos. Depois, essa metodologia é aplicada e validada através do projeto de uma fonte de referência. Nos últimos anos, a tendência do aumento na densidade de transistores previsto pela lei de Moore tornou o problema do projeto dos circuitos dimensionalmente mais complexo. Além disso, uma maior densidade de transistores implica na diminuição das dimensões características do processo tornando-o mais sensível às variações de processo e as condições ambientais. As diferenças apresentadas entre o circuito projetado e aquele testado dão evidências de perdas de rendimento, as quais são atribuídas numa grande proporção ao processo de projeto. Devido à grande responsabilidade que o projetista tem neste problema, o projeto analógico deve ser focado para novas abordagens que levem em conta o desempenho e o rendimento conjuntamente. Em primeiro lugar, a metodologia proposta obtém um ponto inicial com um conjunto de especificações de desempenho adequadas, o qual vai ser usado na análise do impacto que tem o mismatch e as variações de processo sobre as especificações. Uma vez que o comportamento estatístico e determinístico do circuito foi caracterizado, uma nova estratégia de melhoria de rendimento foi implementada usando PG. A intenção de obter um projeto com um conjunto de especificações de bom desempenho envolve diretamente o rendimento do circuito, pois um conjunto de especificações ótimo obtido através da estrutura típica da PG não garante a obtenção de um projeto comercial e competitivo. Assim, este trabalho estabelece um método de projeto que combina a facilidade na obtenção do ótimo global da Programação Geométrica com uma nova análise de mismatch e de pior caso a qual permitiu uma redução nos tempos de computação mantendo semelhantes os valores de desempenho nominais. Usando a metodologia de projeto para fabricação proposta neste trabalho foi obtido um projeto de uma fonte de referência com um rendimento maior que 37% comparado com uma estratégia de projeto típica, sem nenhuma penalização significativa nas especificações de desempenho. / This work proposed a Design Methodology for Manufacturing (DFM) using Geometric Programming (GP) and Newton-like methods to solve non-linear optimization problems, which define and aid the design of analog circuits. Afterwards, this methodology is applied and validated through the design of a voltage reference circuit. Over the last years, the tendency of the increasing on the transistor density predicted by the Moore Law has turned the circuit design problem dimensionally more complex. Additionally, a higher transistor density implies shrinkage on the feature dimensions of the process making it more sensitive to the process variations and environmental conditions. The differences between the designed circuit and the tested one give an evidence of yield losses, which are attributed in a great proportion to the design process. Due to the high responsibility of the designer on this problem, the analog design must be focused on new approaches that jointly manage performance and yield. In first place, the proposed methodology obtain a initial point with a suitable set of performance specifications, which will be used to analyze the impact of the mismatch and process variation over the design specifications. Once the statistical and deterministic behavior of the circuit was characterized, a new yield improvement strategy is implemented using Geometric Programming. Attempting to obtain a design with a set of high performance specifications directly involves the circuit yield, because an optimal performance set obtained by the traditional framework of GP does not assure the obtaining of a marketable and competitive design. So, this works establish a design method that combine the advantage of obtaining global optimum in Geometric Programming with a new mismatch and worst-case analysis that enabled a reduction in their computation time and maintain the initial nominal performance values. Using the design methodology for manufacturing proposed in this work, a voltage reference design with 37% better yield than one obtained with a typical design strategy without any significant penalty on their performance specs was achieved.

Este trabalho propõe uma metodologia de projeto para fabricação ou Design Methodology for Manufacturing (DFM) utilizando a Programação Geométrica (PG) e os métodos tipo Newton para resolver problemas de otimização não-linear, os quais definem e assistem o projeto de circuitos analógicos. Depois, essa metodologia é aplicada e validada através do projeto de uma fonte de referência. Nos últimos anos, a tendência do aumento na densidade de transistores previsto pela lei de Moore tornou o problema do projeto dos circuitos dimensionalmente mais complexo. Além disso, uma maior densidade de transistores implica na diminuição das dimensões características do processo tornando-o mais sensível às variações de processo e as condições ambientais. As diferenças apresentadas entre o circuito projetado e aquele testado dão evidências de perdas de rendimento, as quais são atribuídas numa grande proporção ao processo de projeto. Devido à grande responsabilidade que o projetista tem neste problema, o projeto analógico deve ser focado para novas abordagens que levem em conta o desempenho e o rendimento conjuntamente. Em primeiro lugar, a metodologia proposta obtém um ponto inicial com um conjunto de especificações de desempenho adequadas, o qual vai ser usado na análise do impacto que tem o mismatch e as variações de processo sobre as especificações. Uma vez que o comportamento estatístico e determinístico do circuito foi caracterizado, uma nova estratégia de melhoria de rendimento foi implementada usando PG. A intenção de obter um projeto com um conjunto de especificações de bom desempenho envolve diretamente o rendimento do circuito, pois um conjunto de especificações ótimo obtido através da estrutura típica da PG não garante a obtenção de um projeto comercial e competitivo. Assim, este trabalho estabelece um método de projeto que combina a facilidade na obtenção do ótimo global da Programação Geométrica com uma nova análise de mismatch e de pior caso a qual permitiu uma redução nos tempos de computação mantendo semelhantes os valores de desempenho nominais. Usando a metodologia de projeto para fabricação proposta neste trabalho foi obtido um projeto de uma fonte de referência com um rendimento maior que 37% comparado com uma estratégia de projeto típica, sem nenhuma penalização significativa nas especificações de desempenho. / This work proposed a Design Methodology for Manufacturing (DFM) using Geometric Programming (GP) and Newton-like methods to solve non-linear optimization problems, which define and aid the design of analog circuits. Afterwards, this methodology is applied and validated through the design of a voltage reference circuit. Over the last years, the tendency of the increasing on the transistor density predicted by the Moore Law has turned the circuit design problem dimensionally more complex. Additionally, a higher transistor density implies shrinkage on the feature dimensions of the process making it more sensitive to the process variations and environmental conditions. The differences between the designed circuit and the tested one give an evidence of yield losses, which are attributed in a great proportion to the design process. Due to the high responsibility of the designer on this problem, the analog design must be focused on new approaches that jointly manage performance and yield. In first place, the proposed methodology obtain a initial point with a suitable set of performance specifications, which will be used to analyze the impact of the mismatch and process variation over the design specifications. Once the statistical and deterministic behavior of the circuit was characterized, a new yield improvement strategy is implemented using Geometric Programming. Attempting to obtain a design with a set of high performance specifications directly involves the circuit yield, because an optimal performance set obtained by the traditional framework of GP does not assure the obtaining of a marketable and competitive design. So, this works establish a design method that combine the advantage of obtaining global optimum in Geometric Programming with a new mismatch and worst-case analysis that enabled a reduction in their computation time and maintain the initial nominal performance values. Using the design methodology for manufacturing proposed in this work, a voltage reference design with 37% better yield than one obtained with a typical design strategy without any significant penalty on their performance specs was achieved.

Os sistemas dinamicamente reconfiguráveis (SDRs) são uma alternativa para o desenvolvimento de sistemas sobre silício baseados em circuitos programáveis (SoPC), cujo principal beneficio é o bom aproveitamento da área do dispositivo. Sendo neles implementados circuitos que representam as tarefas que devem operar numa etapa específica do tempo de operação do sistema, permitem um menor consumo de área e de energia, parâmetros importantes nos sistemas portáveis. Isto tem gerado muito interesse no que se refere às metodologias de projeto utilizando FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DRFPGAs) e à definição de um meio de comunicação estruturado para tratar da transferência de dados entre as partes reconfiguráveis e as fixas, mas estas tarefas, assim como a concretização de sua comunicação, seguem sendo ainda essencialmente manuais, devido à falta de metodologias de projeto e ferramentas de CAD que simplifiquem o projeto de SDRs. Este trabalho foca uma das limitações mais efetivas para a adoção da reconfiguração dinâmica: a falta de ferramentas de CAD que suportem o projeto de SDRs, inclusive os baseados em redes intra-chip (NoCs), em particular, no posicionamento dos módulos. Neste trabalho, uma arquitetura para SDRs baseado em NoCs é proposta e um algoritmo de posicionamento dos módulos de um SDR baseado em aspectos reais da família do DRFPGAs é desenvolvido, dentro de uma ferramenta denominada DynoPlace. Desenvolveu-se também um modelo de validação e simulação de SDRs, em tempo de operação, utilizando-se a técnica de chaveamento dinâmico de circuitos. Para o estudo do caso, de validação da arquitetura e metodologia, propõe-se uma aplicação teste baseada em computação de operações aritméticas. A metodologia de simulação permite determinar o tempo da reconfiguração e verificar o comportamento do SDR no momento da reconfiguração. A ferramenta DynoPlace permite gerar os arquivos de restrição de usuário (UCF) de posicionamento dos módulos do SDR no DRFPGA Virtex-4LX25. Este contém informações do posicionamento dos módulos do sistema, dos dispositivos usados para as entradas e saídas do sistema além do posicionamento dos bus-macros. Com os arquivos gerados pela metodologia e ferramenta DynoPlace, pode-se executar com sucesso os scripts da metodologia Early Access da Xilinx para gerar o SDR de forma automática. / Dynamically Reconfigurable Systems (DRSs) are an alternative for developing Systems on a Programmable Chip (SoPC), being the efficient use of device\'s area one of its main advantages. Circuits implemented as DRSs represent tasks which must be active in specific times into the system operation, allowing area and energy saving, which is an important goal for portable systems. This has generated interests on the design methodology using Dynamically Reconfigurable Field Programmable Gate Arrays (DRFPGAs) and on the definition of communication systems for handling data transfer between static and reconfigurable partitions. However, these tasks, as well as the communication structure, are still carried out manually due to lack of design methodologies and CAD tools applied to DRSs design. This work focuses on the one of main drawbacks to the adoption of dynamic reconfiguration methods: the absence of CAD tools which support DRS designs, specifically, in the module positioning task, included, for those based on Network-on-Chip (NoCs). In this work, an architecture for DRSs based on NoCs is presented and an algorithm for module positioning is developed in a tool called DynoPlace as well, based on real specifications of DRFPGAs families. It is also developed a run-time simulation and validation model for DRSs, through a dynamic circuit switching technique. For the validation of architecture and methodology study case, an application test based on arithmetic operations has been proposed. The simulations methodology allows to determine the reconfiguration time and verify the DRS behavior at the moment of reconfiguration. The DynoPlace tool allows to generate User Constraint File (UCF) of DRS\'s modules positioning for the DRFPGA Virtex-4LX25. This file contains information of modules positioning in the system, of the devices used for inputs and outputs of the system, and the positioning of bus-macros. After the files generation by the methodology, and the DynoPlace tool, it is possible to successfully execute the Early Access scripts for generating the DRS automatically.

Os sistemas dinamicamente reconfiguráveis (SDRs) são uma alternativa para o desenvolvimento de sistemas sobre silício baseados em circuitos programáveis (SoPC), cujo principal beneficio é o bom aproveitamento da área do dispositivo. Sendo neles implementados circuitos que representam as tarefas que devem operar numa etapa específica do tempo de operação do sistema, permitem um menor consumo de área e de energia, parâmetros importantes nos sistemas portáveis. Isto tem gerado muito interesse no que se refere às metodologias de projeto utilizando FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DRFPGAs) e à definição de um meio de comunicação estruturado para tratar da transferência de dados entre as partes reconfiguráveis e as fixas, mas estas tarefas, assim como a concretização de sua comunicação, seguem sendo ainda essencialmente manuais, devido à falta de metodologias de projeto e ferramentas de CAD que simplifiquem o projeto de SDRs. Este trabalho foca uma das limitações mais efetivas para a adoção da reconfiguração dinâmica: a falta de ferramentas de CAD que suportem o projeto de SDRs, inclusive os baseados em redes intra-chip (NoCs), em particular, no posicionamento dos módulos. Neste trabalho, uma arquitetura para SDRs baseado em NoCs é proposta e um algoritmo de posicionamento dos módulos de um SDR baseado em aspectos reais da família do DRFPGAs é desenvolvido, dentro de uma ferramenta denominada DynoPlace. Desenvolveu-se também um modelo de validação e simulação de SDRs, em tempo de operação, utilizando-se a técnica de chaveamento dinâmico de circuitos. Para o estudo do caso, de validação da arquitetura e metodologia, propõe-se uma aplicação teste baseada em computação de operações aritméticas. A metodologia de simulação permite determinar o tempo da reconfiguração e verificar o comportamento do SDR no momento da reconfiguração. A ferramenta DynoPlace permite gerar os arquivos de restrição de usuário (UCF) de posicionamento dos módulos do SDR no DRFPGA Virtex-4LX25. Este contém informações do posicionamento dos módulos do sistema, dos dispositivos usados para as entradas e saídas do sistema além do posicionamento dos bus-macros. Com os arquivos gerados pela metodologia e ferramenta DynoPlace, pode-se executar com sucesso os scripts da metodologia Early Access da Xilinx para gerar o SDR de forma automática. / Dynamically Reconfigurable Systems (DRSs) are an alternative for developing Systems on a Programmable Chip (SoPC), being the efficient use of device\'s area one of its main advantages. Circuits implemented as DRSs represent tasks which must be active in specific times into the system operation, allowing area and energy saving, which is an important goal for portable systems. This has generated interests on the design methodology using Dynamically Reconfigurable Field Programmable Gate Arrays (DRFPGAs) and on the definition of communication systems for handling data transfer between static and reconfigurable partitions. However, these tasks, as well as the communication structure, are still carried out manually due to lack of design methodologies and CAD tools applied to DRSs design. This work focuses on the one of main drawbacks to the adoption of dynamic reconfiguration methods: the absence of CAD tools which support DRS designs, specifically, in the module positioning task, included, for those based on Network-on-Chip (NoCs). In this work, an architecture for DRSs based on NoCs is presented and an algorithm for module positioning is developed in a tool called DynoPlace as well, based on real specifications of DRFPGAs families. It is also developed a run-time simulation and validation model for DRSs, through a dynamic circuit switching technique. For the validation of architecture and methodology study case, an application test based on arithmetic operations has been proposed. The simulations methodology allows to determine the reconfiguration time and verify the DRS behavior at the moment of reconfiguration. The DynoPlace tool allows to generate User Constraint File (UCF) of DRS\'s modules positioning for the DRFPGA Virtex-4LX25. This file contains information of modules positioning in the system, of the devices used for inputs and outputs of the system, and the positioning of bus-macros. After the files generation by the methodology, and the DynoPlace tool, it is possible to successfully execute the Early Access scripts for generating the DRS automatically.