Actuellement, des systèmes complets, contenant une partie logicielle et une partie matérielle, sont intégrés sur une même puce nommée Système-sur-Silicium (SoC). Pour faire face à la complexité d'intégration et maîtriser les contraintes, les équipes de recherche proposent de nouvelles méthodologies de conception qui reposent sur (1) la réutilisation de blocs logiciels ou matériels préconçus (Composant Virtuel VC, Intellectual Property IP), (2) sur l'élévation du niveau de description des applications (System-Level Design) et (3) sur l'orthogonalisation de différents aspects (fonctionnalité/architecture, calculs/communication, besoins/contraintes/choix d'implantation). Malheureusement la difficulté de réutilisation liée au niveau de description RTL (Register Transfer Level), auquel sont fournis les IPs, ne permet pas une intégration aisée et optimisée. Ainsi, les méthodologies d'intégration à base d'adaptateurs additionnels sont souvent inadaptées aux contraintes et à la spécificité des algorithmes utilisés dans le domaine du traitement du signal et de l'image (TDSI). Elles peuvent de ce fait aboutir à la violation des contraintes en terme de surface, consommation et performances du système. La synthèse de l'unité de traitement (UT) est réalisée à l'aide de l'outil GAUT (Générateur Automatique d'Unité de Traitement) dont l'ordonnancement est contraint par les paramètres temporel de l'intégrateur du composant virtuel. La synthèse de l'UT génère un ensemble de contraintes au E/S, modélisé sous la forme d'un IPERM (IP Execution Requirement Model). Ce dernier modélise (1) les dates de production et de consommation des données dans l'UT et (2) les bus sur lesquels elles transitent entre l'unité de communication et l'unité de traitement. Les modèles IPERM et IOCG sont finalement utilisés pour synthétiser l'unité de communication. Nous avons appliqué notre méthode à des algorithmes des domaines du TDSI et des Télécommunications. La première expérience est réalisée sur un exemple de Transformée de Fourrier Rapide (FFT). Pour les conditions d'expérimentation retenues, l'optimisation du nombre d'opérateurs est en moyenne de 20% et celle des registres de 7%, par rapport à une approche classique. La deuxième expérience utilise une Transformée en Cosinus Discrète (DCT) pour comparer les résultats, obtenus en appliquant l'approche d'intégration proposée dans ce manuscrit, avec les résultats des méthodes utilisant des adaptateurs. Pour l'exemple considéré, le gain sur les registres de communications varie de -2% à 88% à débit d'E/S constant. La dernière expérience, réalisée en partenariat industriel, démontre l'applicabilité de notre méthodologie sur un composant virtuel comportemental complexe (Maximum A Posteriori MAP) dans le contexte d'une application de Turbo décodage temps réel.<br /><br />Nous proposons dans ce mémoire une approche de réutilisation des IPs dans les applications orientées traitement du signal, de l'image et des télécommunications. Pour cela, nous basons notre approche sur la notion de composants virtuels de niveau algorithmique, définie dans le cadre des projets RNRT MILPAT (Méthodologie et Développement pour les Intellectual Properties pour Applications Telecom). Le flot de conception proposé s'inscrit dans la démarche Adéquation Algorithme Architecture du projet RNRT ALITPA (Définition et Application d'une méthodologie de développement pour les (IP) intellectual property de niveau comportemental dans les applications de télécommunication) et est basé sur l'utilisation de techniques de synthèse haut niveau sous contraintes d'intégration. Les unités fonctionnelles constituant l'architecture cible du composant sont (re)conçues en fonction des caractéristiques de l'architecture de communication du système et de la spécificité de l'application.<br /><br />Dans ce contexte, la spécification de l'IP est modélisée par un Graphe Flot de Signaux (SFG) qui, couplé aux temps de propagations des opérateurs et à la cadence d'itération, permet la génération d'un graphe de contrainte algorithmique ACG. Nous avons développé une d'analyse formelle des contraintes, qui repose sur les calculs de cycles, et permet de vérifier la cohérence entre la cadence, les dépendances de données de l'algorithme et les contraintes technologiques.<br /><br />Les contraintes d'intégration, spécifiées pour chacun des bus (ports) connectants l'IP aux autres composants du système, sont modélisées par un graphe de contraintes d'Entrée/Sortie IOCG (IO Constraint Graph) dont la sémantique est issue des travaux de Ku et De Micheli. Ce modèle supporte, entre autre, la modélisation (1) du type de transferts, (2) des varations temporelles des dates d'arrivées des données, (3) du séquencement des données échangées (4) des mécanismes liés aux protocoles. Les contraintes d'intégration et les contraintes algorithmiques de l'IP sont fusionnées pour fournir un graphe détaillé des contraintes GCG (Global Constraint Graph) exhibant les points de synchronisation entre l'environnement et le composant. Des optimisations pour l'implémentations sont proposées à partir de transformations formelles du graphe.<br /><br />La synthèse de l'unité de traitement (UT) est réalisée à l'aide de l'outil GAUT (Générateur Automatique d'Unité de Traitement) dont l'ordonnancement est contraint par les paramètres temporel de l'intégrateur du composant virtuel. La synthèse de l'UT génère un ensemble de contraintes au E/S, modélisé sous la forme d'un IPERM (IP Execution Requirement Model). Ce dernier modélise (1) les dates de production et de consommation des données dans l'UT et (2) les bus sur lesquels elles transitent entre l'unité de communication et l'unité de traitement. Les modèles IPERM et IOCG sont finalement utilisés pour synthétiser l'unité de communication.<br /><br />Nous avons appliqué notre méthode à des algorithmes des domaines du TDSI et des Télécommunications. La première expérience est réalisée sur un exemple de Transformée de Fourrier Rapide (FFT). Pour les conditions d'expérimentation retenues, l'optimisation du nombre d'opérateurs est en moyenne de 20% et celle des registres de 7%, par rapport à une approche classique. La deuxième expérience utilise une Transformée en Cosinus Discrète (DCT) pour comparer les résultats, obtenus en appliquant l'approche d'intégration proposée dans ce manuscrit, avec les résultats des méthodes utilisant des adaptateurs. Pour l'exemple considéré, le gain sur les registres de communications varie de -2% à 88% à débit d'E/S constant. La dernière expérience, réalisée en partenariat industriel, démontre l'applicabilité de notre méthodologie sur un composant virtuel comportemental complexe (Maximum A Posteriori MAP) dans le contexte d'une application de Turbo décodage temps réel.

Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés.<br>Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours de fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles.<br>Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses.<br>Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.

Les travaux présentés dans ce manuscrit, sont basés sur l'étude de l'auto-organisation de la matière à l'échelle nanométrique. A cette échelle, les énergies de surfaces jouent un rôle prépondérant dans cette organisation. Pour comprendre au mieux ses mécanismes nous avons étudié plusieurs types de structures à base de Silicium et de Germanium. Nous avons expérimentalement étudié la croissance cristalline ou amorphe sur différents types de substrats (amorphe : SiO2 et cristallins Si ou SOI). Certain de ces substrats furent nano-structurés en utilisant un faisceau d'ions focalisés de type Gallium ou Or-Silicium. De plus nous avons pu utiliser des surfaces différentes telle que le TiO2 ou le Silicium poreux, afin d'étudier l'organisation de la matière sur des pores de petites tailles (inférieurs à 50nm).

Avec les dernières avancées en matière de nanotechnologies, il est devenu possible de concevoir, avec une grande efficacité, de nouveaux dispositifs et systèmes nanométriques. Il en résulte la nécessité de dé- velopper des méthodes de pointe fiables pour la nanomanipulation et la nanocaractérisation. La détection directe par l'homme n'étant pas une option envisageable à cette échelle, les tâches sont habituellement effectuées par un opérateur humain expert à l'aide d'un microscope électronique à balayage équipé de dispositifs micro-nanorobotiques. Toutefois, en raison de l'absence de méthodes efficaces, ces tâches sont toujours difficiles et souvent fastidieuses à réaliser. Grâce à ce travail, nous montrons que ce problème peut être résolu efficacement jusqu'à une certaine mesure en utilisant les informations extraites des images. Le travail porte sur l'utilisation des images électroniques pour développer des méthodes automatiques fiables permettant d'effectuer des tâches de nanomanipulation et nanocaractérisation précises et efficaces. En premier lieu, puisque l'imagerie électronique à balayage est affectée par les instabilités de la colonne électronique, des méthodes fonctionnant en temps réel pour surveiller la qualité des images et compenser leur distorsion dynamique ont été développées. Ensuite des lois d'asservissement visuel ont été développ ées pour résoudre deux problèmes. La mise au point automatique utilisant l'asservissement visuel, développée, assure une netteté constante tout au long des processus. Elle a permis d'estimer la profondeur inter-objet, habituellement très dfficile à calculer dans un microscope électronique à balayage. Deux schémas d'asservissement visuel ont été développés pour le problème du nanopositionnement dans un microscope électronique. Ils sont fondés sur l'utilisation directe des intensités des pixels et l'information spectrale, respectivement. Les précisions obtenues par les deux méthodes dans différentes conditions exp érimentales ont été satisfaisantes. Le travail réalisé ouvre la voie à la réalisation d'applications précises et fiables telles que l'analyse topographique, le sondage de nanostructures ou l'extraction d'échantillons pour microscope électronique en transmission.

Ces activités de recherche sont principalement orientées vers la conception et la microstructuration des composants et microsystèmes à l'aide de technologies alternatives mais souvent complémentaires à la technologie Silicium. Elles comportent quatre périodes principales. En 1992, mes travaux de thèse au Laboratoire IXL de Bordeaux (devenu IMS) concernent la mise au point de dispositifs multi-capteurs sélectifs au méthane fiables, la technologie couche épaisse de sérigraphie ayant été utilisée pour la fabrication de ces microcapteurs. En 1996, lors d'un séjour post-doctoral en Allemagne à l'IMT Karlsruhe (Institut de MicroTechnologie), je m'intéresse aux microactionneurs piézoélectriques et m'initie à la technologie LIGA pour le développement d'un nouveau procédé technologique intégrant des microstructures sur un substrat piézoélectrique. En 1998, de retour au laboratoire IXL devenu ensuite IMS, je travaille à nouveau sur la technologie couches épaisses sérigraphiées avec des études sur l'influence de la porosité des couches et des interactions entre les éléments constituant les composants (électrodes, couches sensibles) sur les propriétés de composants. Puis en 2003, je me focalise plutôt sur les procédés de mise en œuvre de microstructures mobiles avec un nouveau procédé breveté dit de la couche sacrificielle et les applications en découlant. En parallèle avec ces études, une mise en valeur de matériaux novateurs de taille micrométrique ou nanométrique est réalisée avec le développement de composants basés sur des couches composites sérigraphiées. Enfin, depuis Juin 2012, une évolution naturelle vers l'électronique organique se fait puisque l'équipe PRIMS (Printed Microelectromechanical Systems) à laquelle je suis rattachée fait partie du groupe Electronique Organique et MEMS, et participe au LABEX AMADEUS et à l'EQUIPEX ELorprintec.

Les technologies VLSI (" Very large Scale Integration ") font partie de notre quotidien et nos besoins en miniaturisation sont croissants. La densification des transistors occasionne non seulement des difficultés à localiser les défauts dits " hard " apparaissant durant les phases de développement (debug) ou de vieillissement, mais aussi l'apparition de comportements non fonctionnels purs du composant liés à des défauts de conception. Les techniques abordées dans ce document sont destinées à sonder les circuits microélectroniques à l'aide d'un outil appelé émission de lumière dynamique (Time Resolved Imaging - TRI) à la recherche de comportements anormaux au niveau des timings et des patterns en jeu dans les structures. Afin d'aller plus loin, cet instrument permet également la visualisation thermographique en temps résolu de phénomènes thermiques transitoires au sein d'un composant.

Depuis plusieurs décennies, les biocapteurs connaissent un développement croissant de par leurs champs d'applications. Dans ce contexte, au travers d'une approche pluridisciplinaire, nous avons conçu une cellule de mesure et des puces microfluidiques en polymère PDMS, qui, couplées à des immunocapteurs à ondes de Love, constituent une plateforme pour la détection rapide de bio-organismes. Cette nouvelle plateforme a permis la détection directe et spécifique d'anticorps et de bactéries Escherichia Coli entières vivantes. Elle a également permis de diminuer significativement le temps de détection (de plusieurs heures à quelques minutes), de simplifier les protocoles de test, et d'introduire la "composante dynamique" proche des phénomènes biologiques. La spécificité de la détection résidant dans la fonctionnalisation de surface du capteur, cette plateforme peut s'adapter à la détection d'un spectre très large de bioorganismes ou de composés en milieu liquide.

Les circuits modernes sont de plus en plus sensibles aux variations technologiques et environnementales qui n'ont plus seulement un effet global sur les circuits mais aussi un effet local sur ceux-ci. Dans ce contexte, les composants reprogrammables que sont les FPGA représentent un support technologique intéressant. En effet, ces composants permettent d'adapter l'implantation physique du système grâce à une simple reconfiguration du circuit. C'est pourquoi, dans ce manuscrit, nous présentons un flot d'adaptation complet visant à compenser les variations des circuits reconfigurables. Pour cela, une étude de toutes les phases de conception des capteurs numériques est réalisée. Nous proposons ensuite une approche originale et unique de caractérisation basée sur l'analyse électromagnétique. Il est notamment montré que cette approche permet de se défaire des biais de mesure engendrés par les méthodes de mesure directe. L'utilisation conjointe des capteurs et de cette méthode d'analyse permet une caractérisation fine et précise des variations technologiques de n'importe quel type de circuit FPGA. Enfin, la cartographie issue de la phase de caractérisation permet ensuite de calibrer les capteurs pour une utilisation en ligne. Nous utilisons donc ensuite ces capteurs pour le monitoring dynamique d'un système MPSOC.

Les architectures multiprocesseur sur puce (MPSoC) basées sur les réseaux sur puce (NoC) constituent une des solutions les plus appropriées pour les applications embarquées temps réel de traitement du signal et de l'image. De part l'augmentation constante de la complexité de ces algorithmes et du type et de la taille des données manipulées, des architectures MPSoC sont nécessaires pour répondre aux contraintes de performance et de portabilité. Mais l'exploration de l'espace de conception de telles architectures devient très coûteuse en temps. En effet, il faut définir principalement le type et le nombre des coeurs de calcul, l'architecture mémoire et le réseau de communication entre tous ces composants. La validation par simulation de haut niveau manque de précision, et la simulation de bas niveau est inadaptée au vu de la taille de l'architecture. L'émulation sur FPGA devient donc inévitable. Dans le domaine de l'image, l'imagerie spectrale est de plus en plus utilisée car elle permet de multiplier les intervalles spectraux, améliorant la définition de la lumière d'une scène pour permettre un accès à des caractéristiques non visibles à l'oeil nu. De nombreux paramètres modifient les caractéristiques de l'algorithme, ce qui influence l'architecture finale. L'objectif de cette thèse est de proposer une méthode pour dimensionner au plus juste l'architecture matérielle et logicielle d'une application d'imagerie multispectrale. La première étape est le dimensionnement du NoC en fonction du trafic sur le réseau. Le développement automatique d'une plateforme d'émulation sur mono ou multi FPGA facilite cette étape et détermine le positionnement des composants de calcul. Ensuite, le dimensionnement des composants de calcul et leurs fonctionnalités sont validés à l'aide de plateformes de simulation existantes, avant la génération du modèle synthétisable sur FPGA. Le flot de conception est ouvert dans le sens qu'il accepte différents NoC à condition d'avoir le modèle source HDL de ce composant. De nombreux résultats mettent en avant les paramètres importants qui ont une influence sur les performances des architectures et du NoC en particulier. Plusieurs solutions sont décrites, commentées et critiquées. Ces travaux nous permettent de poser les premiers jalons d'une plateforme d'émulation complète MPSoC à base de NoC

La gravure chimique par voie humide des matériaux est toujours utilisée dans certaines étapes spécifiques des procédés de fabrication de transistors pour la microélectronique. Cette gravure est effectuée en présence de masques de résine photosensible, qui définissent les zones à protéger de l'attaque chimique. Une des difficultés rencontrées lors de cette étape technologique est la dégradation du masque en résine et de l'interface résine/matériau à graver, qui entraine un endommagement du matériau sous-jacent. L'objectif de cette thèse est d'étudier les dégradations occasionnées lors de la gravure humide par une solution chimique de type SC1 (NH4OH/H2O2/ H2O) de la grille métallique TiN / Al / TiN d'un transistor pMOS pour les nœuds technologiques 28nm et inférieurs. Dans notre étude, l'empilement protégeant la grille métallique est constitué d'une bicouche résine photosensible à 248nm / revêtement antireflectif développable (dit dBARC). Une première partie du travail a consisté à mener une étude phénoménologique des facteurs impactant l'adhésion des polymères sur le TiN, et a mis en évidence la forte influence de l'état de surface du film de TiN avant l'étape de lithographie, et notamment son vieillissement. Une seconde partie a consisté à étudier les différentes solutions permettant une amélioration de la tenue des polymères à la gravure SC1. Il a été montré que si aucun traitement de surface du TiN ne permettait d'améliorer cette adhésion, une augmentation de la température de recuit du dBARC permettait quant à elle d'accroitre le greffage du carbone sur la couche de TiN et donc la tenue à la gravure de tout l'empilement. Enfin, une troisième étude a permis de mettre en évidence l'endommagement de la surface de TiN par diffusion du SC1 dans l'empilement dBARC / résine, et de proposer un mécanisme expliquant ce phénomène. La réalisation d'un dispositif expérimental de mesure, innovant, basé sur la spectroscopie infrarouge en mode de réflexions internes multiples (MIR) a par ailleurs permis de caractériser cette diffusion des espèces chimiques dans l'empilement polymérique et d'étudier les facteurs l'impactant. / Materials wet etching is still used in some specific steps of the transistors manufacturing process in microelectronics. This etching is performed in the presence of photoresist masks that define the areas to be protected from the chemical etchants. One of the major problems encountered during this technology step is the degradation of both photoresist patterns and the photoresist / material interface, which leads to the underlying material's damaging. The goal of this thesis is to study these degradations, during the wet etching of the TiN / Al / TiN metal gate of a pMOS transistor using a SC1 chemical solution (NH4OH/H2O2/ H2O), for sub-28 nm technology nodes. In our study, the stack that protects the metal gate is a bilayer with a 248 nm photoresist and a developable anti-reflective coating (or dBARC). The first part of our work was to lead a phenomenology study of the various parameters impacting the polymers adhesion on TiN. It showed the strong influence of the TiN surface state before lithography, especially its ageing. In a second part, we studied various solutions to improve the polymers stack adhesion during the SC1 etching. No TiN surface treatment could enhance this adhesion, but we found that increasing the dBARC bake temperature lead to an increase of carbon grafting on TiN, which thus gave a better resistance of photoresist patterns to SC1 etching. Then in a third part, we highlighted the TiN surface damaging after SC1 diffusion through the resist bilayer and proposed a mechanism explaining this phenomenon. We also developed an innovative experimental device based on infrared spectroscopy in the Multiple Internal Reflections (MIR) mode to characterize the diffusion of chemical etchants in the polymers stack, and study the various parameters that may impact it.