Ce travail propose une nouvelle voie de conception de micro-bolomètres non-refroidis, qui exploite la variation de résistance électrique avec la température au voisinage de 300 K de couches minces La0,7Sr0,3MnO3 déposées sur substrat de silicium. Un procédé de fabrication utilisant le micro-usinage du silicium a été optimisé afin de réduire la conductance thermique liant la couche mince au substrat. Nous avons vérifié que les propriétés électriques (résistivité électrique et bruit à basse fréquence) du La0,7Sr0,3MnO3 ne sont pas dégradées sur des ponts suspendus de largeur 2 ou 4 µm et de longueur 50 à 200 µm. La conductance thermique mesurée est bien décrite par un modèle analytique simple. L'isolation thermique du détecteur est réduite de 5 ordres de grandeur, augmentant d'autant la sensibilité des bolomètres. La détectivité spécifique dans la bande passante estimée à partir des mesures est égale à 1,1×1010 cm.Hz-1/2.W-1 à 1,5 µm et à 300 K, ce qui très proche de la limite théorique pour des détecteurs thermiques à 300 K (1,8×1010 cm.Hz-1/2.W-1). Nos détecteurs de rayonnement, dont les performances sont limités par le bruit de phonons, présentent des constantes de temps de réponse faible (<1 ms). Ils pourraient trouver préférentiellement des applications dans lesquelles un petit nombre de détecteurs et où une grande détectivité spécifique (ou une petite constante de temps de réponse) sont nécessaires. C'est par exemple le cas des applications pour la spectrométrie infrarouge ou des détecteurs de gaz de type non dispersif. Associés à des antennes, nos bolomètres pourraient également trouver des applications en détection THz.

Le point sensible inhérent à la commercialisation d'une technologie émergente est la maturité des processus utilisés garantissant la qualité de l'épitaxie, de la métallisation du contact de grille ou encore de la passivation. Les études de fiabilité s'imposent alors comme un aspect indissociable de la maturation de la technologie. En ce sens, les composants à grands gap représentent un réel problème car les outils classiques de caractérisation ne sont pas toujours adaptés aux contraintes imposées (thermiques, RF, DC...). Dans cette thèse, nous détaillons une technique originale pour améliorer la fiabilité des dispositifs AlGaN/GaN par diffusion de deutérium et nous présentons l'ensemble des résultats issus des campagnes de mesures menées à l'aide des outils disponibles sur des lots de composants issus des filières UMS et TRT. Les principaux résultats concernent les mesures de bruit basse fréquence, la caractérisation électrique, la spectroscopie des pièges profonds et les mesures en température de courant de grille qui ont été réalisés sur des lots de composants témoins et ayant subi différents types de stress.

Neuf ans sont passés depuis la découverte du graphène, tous très dense de travaux de recherche et publications que, petit à petit, ont mieux illuminé les propriétés de ce matériau extraordinaire. Avec une meilleure compréhension de ses meilleures qualités, une idée plus précise des applications que mieux pourront profiter de son use a été défini. Dispositifs à haute fréquence, comme mélangeurs et amplificateurs de puissance, et l'électronique Flexible et Transparent sont les domaines les plus prometteurs. Dans ces domaines une grande attention est dévouée à deux sujets : la réduction des dimensions des transistors à base de graphène, pour réduire le temps de propagation des porteurs de charge et atteindre des pourcentages de transport balistique toujours plus élevés ; et l'optimisation des parasites de contact. Tout les deux sont très bénéfiques pou la maximisation des figures de mérite du dispositif. En cette thèse, deux modèles ont été développés pour aborder ces sujets : le premier est dédié aux transistors quasi-balistiques de graphène de grande surface comme aussi aux transistors graphène nano-ruban. Ceci démontre la corrélation entre le transport balistique et diffusive et la longueur du dispositif, et extrait les courants DC grand signal et les transconductances. Le second reproduit la conduction à haute fréquence à travers le graphène et son impédance parasite de contact. Le dernier modèle a aussi motivé la conception et fabrication d'un test bed RF sur une technologie dédié sur plastique, fait qui permet la caractérisation RF de l'impédance de contact et de l'impédance spécifique d'interface avec du graphène monocouche accru par CVD.

La feuille de route d'ITRS prévoit que le nombre de processeurs dans la même puce va augmenter suivant une courbe exponentielle. Assurer la connexion entre les différents processeurs dans la même puce constitue un vrai défi quand le nombre des composants est important. L'utilisation d'un réseau sur puce est une solution efficace qui résout les problèmes des moyens classiques de connexion comme le bus et le point à point. Le réseau sur puce régulier coûte cher en termes de surface et d'énergie, c'est pourquoi la conception d'une architecture optimale représente une motivation majeure. En plus, avec la réduction de la taille des transistors, le temps de propagation dans les liens dépasse celui des portes logiques. En effet, il est indispensable de trouver de nouvelles techniques qui permettent de continuer le développement des circuits du semi conducteur. La conception 3D des circuits intégrés est une solution prometteuse qui peut réduire la longueur des liens, la surface de la puce et qui permet d'utiliser des technologies différentes dans la même architecture. Vu le manque d'implémentations réelles des architectures à base de multiprocesseurs avec la technique 3D, nous proposons dans cette thèse d'étudier les méthodologies de conception ASIC des architectures MPSOC à base du NoC 3D. Bien que les réseaux sur puce soient considérés comme une solution efficace pour le problème de connexions entre les processeurs, rares sont les travaux qui valident le NoC par une vraie implémentation sur FPGA/ASIC. Nous considérons que la validation d'un NoC par émulation nous permet de garantir la bonne fonctionnalité de notre architecture lors de l'implémentation en 3D. La technique de conception en 3D IC est confrontée à plusieurs problèmes comme le placement des connexions verticales, la dissipation de chaleur et le problème de partitionnement. Dans ce cadre, nous proposons dans cette thèse une nouvelle méthodologie de synthèse NoC 3D qui se base sur les algorithmes évolutionnaires. Nous avons implémenté une architecture MPSOC avec la technologie 3D de Tezzaron. Notre cas d'étude représente une architecture significative qui tient en considération les contraintes de la technologie 3D de Tezzaron.

Les liaisons par fibre optique sont une alternative sérieuse aux câbles électriques pour la transmission de signaux analogiques. A bord des satellites, elles permettent une réduction significative de la taille et de la masse des harnais de distribution vers les charges utiles, une meilleure isolation électromagnétique, et les applications TéraHertzs bénéficieront de leur bande passante très large. Au sol, la faible atténuation des fibres a des applications comme le partage d'une horloge ou la synchronisation des réseaux de stations sols ou d'antennes. Cette thèse propose des systèmes de transmissions optiques de signaux hyperfréquences, optimisés en gain et en bruit. La modulation par annulation de porteuse optique, ou DSB-CS, a été plus particulièrement étudiée. Enfin le signal reçu est conditionné par la synchronisation d'un oscillateur faible bruit : le bruit de phase du signal est ainsi amélioré et son niveau largement relevé.

Aujourd'hui le test de fabrication de circuits intégrés au niveau wafer s'appuie sur une technologie par contact entre l'équipement de test et les circuits à tester. Cette méthode souffre de plusieurs limitations telles que l'endommagement des plots de contact lorsque plusieurs tests sont necessaires en cours de fabrication du système. Pour pallier ces limitations, nous avons exploré une alternative de test basée sur communication sans fil. Pour cela une interface de test a été développée, cette interface doit être intégrée au sein de chaque dispositif à tester. Cette solution innovante entièrement développée au cours de ma thèse permet d'une part au testeur de diffuser simultanément les données de test vers tous les dispositifs du wafer, et d'autre part à chaque dispositif de retourner ses réponses vers le testeur. Cette interface a été développée pour permettre le test d'un dispositif en cours de fabrication (tous les éléments composant le système ne sont pas présent), et optimiser le temps de test de l'ensemble d'un wafer. Plusieurs campagnes de test sur des dispositifs réels nous ont permis de valider une solution au problème de l'alimentation des dispositifs sur le wafer. Cette solution s'appuie sur une distribution des alimentations par des rails insérées sur les lignes de découpage du wafer. Enfin, un prototype de notre interface de test sans fil a été réalisé sur une plateforme reconfigurable et nous a permis de valider son fonctionnement en testant un circuit du commerce.

Les travaux de cette thèse ont consisté à développer une méthodologie permettant de prédire, à l'aide d'un outil de simulation physique, le niveau de robustesse d'une structure de protection ESD réduisant ainsi le nombre d'itérations silicium. Cette méthode ne peut être appliquée que si un calibrage minutieux de la simulation est préalablement réalisé. L'originalité de notre méthodologie repose sur le fait que la simulation ne sera réalisée que dans le domaine de validité en température des modèles physiques utilisés (c'est-à-dire pour des températures inférieures à 600K). Plutôt que d'utiliser directement la valeur de la température comme critère de défaillance du composant, notre méthode se base sur des paramètres physiques dépendants de la température. Ces derniers sont le taux d'ionisation par impact (Gi) et celui de Schokley Read Hall (RSRH) dont l'extrapolation de leur évolution respective permet de prédire le niveau de robustesse ESD du composant. La méthode a été validée pour différents dispositifs ESD réalisés dans deux technologies de puissance intelligente (Smart Power : 0.35mm et 0.25mm) différentes. La méthodologie développée durant cette thèse procure donc le double avantage de prédire des niveaux de robustesse ESD précis (c'est-à-dire proches des valeurs mesurées) avec des temps de simulation considérablement réduits en comparaison avec ceux que consommeraient d'autres méthodes proposées dans la littérature.

Le développement de l'électronique embarquée et miniaturisée est pleinement d'actualité de nos jours, dans les domaines tels que l'armement, la médecine, et les télécommunications. La miniaturisation des antennes large-bande, opérationnelles sur plus d'une décade, présentent un défi particulier. Ces travaux de thèse proposent de travailler sur la miniaturisation d'une antenne spirale, afin d'en réduire l'encombrement, à savoir son diamètre, tout en conservant au mieux ses caractéristiques de rayonnement et polarisation intrinsèques. Cette recherche sera appliquée à la bande des Très hautes Fréquence (Very High Frequencies - VHF), allant de 30MHz (λ = 10m) à 300MHz (λ = 1m). La géométrie inédite proposée consiste à associer à une antenne spirale un ensemble d'anneaux résonnants, dont le diamètre n'excède pas celui de la spirale, et permettant de diminuer la fréquence basse de fonctionnement. Pour un ensemble de cinq anneaux associé à la spirale, la réduction de la fréquence basse de fonctionnement est de plus de 30%. Pour deux antennes spirales de même fréquence basse de fonctionnement, l'antenne miniaturisée a donc un diamètre réduit de 30%, soit une surface réduite de 50%. Les performances de l'état de l'art d'après lesquelles les réductions sur le diamètre des antennes spirales n'excèdent pas 15% sont donc dépassées. De plus, d'après cet état de l'art, les méthodes de réduction appliquées aux antennes large bande dégradent en général le gain et l'axial ratio dans les bandes basses de fréquences de fonctionnement. La méthode proposée permet de conserver l'efficacité de l'antenne, voire de l'augmenter, dans les fréquences proches de la fréquence basse de fonctionnement. Le rayonnement de l'antenne spirale miniaturisée dans la bande passante de l'antenne sans anneaux n'est pour autant pas modifiée. Ces résultats très encourageant ont été confirmés par la mesure d'antennes spirales miniaturisées, réalisées pour un diamètre de 8cm et de 1m : une réduction de 30% du diamètre sans dégradation du rayonnement a été observée. Les mesures ont par ailleurs donné lieu à l'étude de la réalisation d'une antenne en bande VHF, avec pour implication les problématiques de réalisation (masse, encombrement, résistance mécanique) et de mesure (isolation, effets parasites en VHF avec une longueur d'onde de 4m).

Ce travail porte sur la mise en oeuvre d'une architecture de gestion pour équipement radio cognitif en vue d'applications dans le domaine des radiocommunications. Ce projet pluridisciplinaire regroupe des domaines de compétence variés tels que : l'électronique, l'informatique et les sciences cognitives. L'architecture retenue porte le nom HDCRAM (Hierarchical and Distributed Cognitive Radio Management). HDCRAM est distribuée de façon hiérarchique au sein de l'équipement sur trois niveaux d'abstraction. Cette distribution hiérarchique permet de prendre en compte l'une des problématiques du domaine qui est l'hétérogénéité des plateformes d'exécution cible. HDCRAM propose une gestion fine tant du point de vue des mécanismes de reconfiguration que de la gestion des prises de décision menant à une reconfiguration de tout ou partie du système. Le cadre applicatif de cette architecture étant un domaine où la part logicielle devient de plus en plus prédominante sur la part matérielle, il est nécessaire de définir une interface commune. Ceci afin de faciliter le portage des logiciels sur un parc d'équipement en constante augmentation et par nature hétérogène. Grâce à une modélisation à haut niveau d'abstraction par l'utilisation du langage de modélisation UML nous avons pu définir HDCRAM de façon totalement indépendante des contraintes matérielles ce qui offre une possibilité étendue en termes de réutilisabilité et de modularité. Le choix de doter cette modélisation d'un métalangage de programmation exécutable tel que Kermeta permet, en plus de la modélisation à haut niveau d'abstraction, une simulation fonctionnelle de HDCRAM via une description comportementale.

Le diagnostic de fautes est essentiel pour atteindre l'objectif de temps avant mise sur le marché (time to market) des premiers prototypes de circuits intégrés. Une autre application du diagnostic est dans l'environnement de production. Les informations du diagnostic sont très utiles pour les concepteurs de circuits afin d'améliorer la conception et ainsi augmenter le rendement de production. Dans le cas où le circuit est une partie d'un système d'importance critique pour la sûreté (e.g. automobile, aérospatial), il est important que les fabricants s'engagent à identifier la source d'une défaillance dans le cas d'un retour client pour ensuite améliorer l'environnement de production afin d'éviter la récurrence d'un tel défaut et donc améliorer la sûreté. Dans le cadre de cette thèse, nous avons développé une méthodologie de modélisation et de diagnostic de fautes pour les circuits analogiques/mixtes. Une nouvelle approche basée sur l'apprentissage automatique a été proposée afin de considérer les fautes catastrophiques et paramétriques en même temps dans le diagnostic. Ensuite, nous avons focalisé sur le diagnostic de défauts spot qui sont considérés comme le mécanisme de défauts principal de circuits intégrés. Enfin, la méthodologie du diagnostic proposée a été validée par les données de circuits défectueux fournies par NXP Semiconductors - Netherlands. Mots clés: Diagnostic de fautes, modélisation de fautes, test analogique, analyse de défauts, apprentissage automatique