Parmi la variété de matériaux énergétiques existants, les nanothermites sont aujourd'hui largement étudiées et utilisées grâce à leur caractéristique principale qui est de libérer une grande quantité d'énergie lors de la combustion d'une petite quantité de matériau. Nous avons choisi de travailler avec les nanothermites sous forme d'empilement de couches d'aluminium et d'oxyde de cuivre afin de maximiser cette densité d'énergie (valeur théorique : 21 kJ/cm3) et ainsi optimiser le rendement énergétique du matériau à des fins d'application industrielle. Cette succession de couches nanométriques est réalisable par un procédé de dépôt en phase vapeur (PVD) de type pulvérisation cathodique classique ou réactive. Étant donné que les couches d'aluminium et d'oxyde de cuivre sont déposées alternativement, on observe toujours la formation de couches de mélange aux interfaces, lorsque le matériau est déposé directement au contact de la couche précédente. Ces zones de mélange sont bien identifiées visuellement mais non caractérisées chimiquement : elles sont composées d'aluminium, de cuivre et d'oxygène en proportions inconnues. Ces couches barrières constituent à la fois une barrière physique à l'interdiffusion des espèces, moteur de la réaction chimique énergétique, et une perte de matériau puisque les atomes qui les composent ne sont plus réactifs. Ainsi la nanothermite voit sa stabilité augmentée au détriment de ses performances énergétiques, ce qui pose un problème en termes de fiabilité et de reproductibilité. La maîtrise de la formation de ces couches barrières, en passant par la compréhension des mécanismes mis en jeu durant le procédé de dépôt, est donc un enjeu important vers la maîtrise de la réactivité des nanothermites multicouches Al/CuO. Afin de comprendre comment se passe ce mélange aux interfaces et en déduire la structure résultante de la couche de mélange, nous avons choisi d'utiliser la modélisation puisque l'outil numérique permet aujourd'hui d'étudier la matière à des échelles de taille et de temps non accessibles expérimentalement. La présente thèse est un travail de modélisation multiéchelle constitué de deux phases d'étude correspondant à des échelles physique différentes. Nous y voyons d'abord la réactivité d'une surface d'aluminium au contact de l'oxyde de cuivre grâce à un code commercial (VASP) utilisant la Théorie de la Fonctionnelle de la Densité (DFT). Ensuite nous utilisons ces résultats à l'échelle atomique pour la construction d'un simulateur à l'échelle mésoscopique de type Monte-Carlo cinétique (KMC). Le simulateur mis au point est capable de déposer une couche de matière sur une surface pure d'aluminium Al(111) et permet d'observer un mélange précoce des espèces dans les premiers temps du dépôt. Les premières briques du simulateur étant posées, ce travail est le début d'une étude plus ambitieuse vers l'élaboration d'un outil prédictif de la structure et la composition des couches barrières en fonction des conditions expérimentales de dépôt (température, pressions partielles de la phase gazeuse, temps d'expérience). Cet outil devrait permettre, à terme, de faire de la nanoingéniérie inversée, c'est-à-dire d'adapter les conditions de fabrication des nanothermites en fonction des performances finales désirées.

Ce travail concerne le développement de procédés d'intégration de couches énergétiques de type thermite (constituées d'un oxyde et d'un métal, généralement Al) dans les microsystèmes pour la réalisation de microsources de température pour des applications militaires et civiles (aérospatiale, automobile). Après avoir sélectionné le matériau à formuler, la thermite Al/CuO, notre travail s'est organisé selon deux axes : (1) élaborer et optimiser des technologies de dépôt d'Al/CuO qui permettent de maîtriser autant que possible les caractéristiques stSchiométriques et géométriques à l'échelle nanométrique du matériau déposé pour en contrôler la cinétique et en optimiser la chaleur de décomposition. (2) intégrer la nanothermite dans un micro-initiateur pour explorer les applications de micro-amorçage. Deux procédés de dépôt simples et reproductibles ont été développés: un procédé fondé sur l'oxydation thermique du Cu qui permet la formation de nanofils pour des surfaces inférieures à 1 mm2 et un procédé fondé sur la pulvérisation cathodique réactive qui permet l'obtention d'empilements successifs de nanofeuillets d'Al/CuO d'épaisseur réglable. L'intégration sur plateforme chauffante micro-usinée de ce matériau permet la libération contrôlée de chaleur (1,2 kJ/g) pour une température de réaction de 740 K. La nanothermite, en tant qu'initiateur, permet la mise à feu de propergol au contact et jusqu'à une distance de 270 µm. Nous discutons ensuite des perspectives ouvertes pour réaliser, au moyen de procédés collectifs, des micro-initiateurs pyrotechniques et de l'importance d'outils de modélisation multi-échelle pour aider à la compréhension de la réactivité du matériau.

Les matériaux énergétiques sont une classe de matériaux capables de libérer de l'énergie dans les conditions d'utilisations. Notre laboratoire a été le premier dans les années 1995 à proposer l'intégration de matériaux énergétiques dans des micro dispositifs ce qui a engagé un important processus d'innovations dans le choix des matériaux nécessitant une compatibilité avec les technologies microélectroniques et dans leur mise en œuvre pour des usages embarqués divers : micro allumeurs, airbags, actionnements pneumatiques ou fluidiques, conversion thermo électriques, ... Cette thèse visent la mise au point de nouvelles générations de matériaux susceptibles d'être intégrés sur des micro dispositifs pour la réalisation de systèmes d'allumages miniaturisés. Mais le choix d'un matériau intégrable est un problème complexe, d'une part parce qu'il doit pouvoir etre déposé dans le processus de fabrication du micro dispositif support et d'autre part parce qu'il doit permettre d'actionner dans de bonnes conditions d'autres matériaux énergétiques plus traditionnels. Parmi les matériaux énergétiques émergents, les nanothermites engendrent un grand intérêt grâce à leur forte capacité énergétique et leurs propriétés réactives " à la carte " et aussi, en ce qui nous concerne, car elles mettent en œuvre des composés métaux et oxydes métalliques compatibles avec les composants microélectroniques et les technologies MEMS. C'est dans ce contexte-là que notre équipe de recherche a proposé l'élaboration et l'intégration de multicouches Al/CuO par PVD. L'empilement par PVD de nano-couches alternées d'aluminium et d'oxyde de cuivre offre de nombreux avantages comparés à l'élaboration de nano-poudres. Chaque nano-couche déposée peut être contrôlée précisément en épaisseur (de quelques nm jusqu'à plusieurs centaines de nm). Et, le nombre de couches et la stœchiométrie oxydant/réducteur peuvent être modifiés pour adapter la réactivité du matériau en fonction du besoin. Mon travail de thèse a permis l'étude expérimentalement des nano-thermites de type multicouches Al/CuO déposées par pulvérisation cathodique. En particulier, sur des dépôts PVD de multicouches Al/CuO d'épaisseurs comprise entre 25nm et 500nm, nous avons caractérisé finement la morphologie de couches Al et CuO et de leur interface. Nous avons contribué à évaluer expérimentalement l'influence de la stœchiométrie et de l'épaisseur des couches sur les caractéristiques de réaction à savoir la vitesse de combustion et l'énergie de décomposition appelée Entalphie. Enfin, nous avons étudié le rôle des interfaces dans le processus de réaction. Pour ce faire différentes thermites multicouches Al/CuO avec différentes stœchiométries et épaisseurs ont été déposées. Les analyses structurelles, morphologiques et chimiques ont été réalisées au LAAS et au CIRIMAT par différentes techniques d'analyses telles que XRD, HR-TEM, XPS et STEM-EDX. Les chaleurs de réaction et la vitesse de combustion ont été examinées par DSC et par camera rapide. Enfin nous avons intégré des multicouches Al/CuO dans un microsystème d'allumage sécurisé pour une application de propulsion solide dans le cadre d'un contrat industriel avec ROXEL (Contrat PEA APTE).

Avec la percée des téléphones portables et des tablettes numériques intégrant des fonctions avancées de traitement de l'information, une croissance exponentielle du marché des systèmes sur puce (SoC pour System On Chip en anglais) est attendue jusqu'en 2016. Ces systèmes, conçus dans les dernières technologies nanométriques, nécessitent des vitesses de fonctionnement très élevées pour offrir des performances incroyables, tout en consommant remarquablement peu. Cependant, concevoir de tels systèmes à l'échelle nanométrique présente de nombreux enjeux en raison de l'accentuation d'effets parasites avec la miniaturisation des transistors MOS sur silicium massif, rendant les circuits plus sensibles aux phénomènes de fluctuations des procédés de fabrication et moins efficaces énergétiquement. La technologie planaire complètement désertée (FD pour Fully depleted en anglais) SOI, offrant un meilleur contrôle du canal du transistor et une faible variabilité de sa tension de seuil grâce à un film de silicium mince et non dopé, apparaît comme une solution technologique très bien adaptée pour répondre aux besoins de ces dispositifs nomades alliant hautes performances et basse consommation. Cependant pour que cette technologie soit viable, il est impératif qu'elle réponde aux besoins des plateformes de conception basse consommation. Un des défis majeurs de l'état de l'art de la technologie planaire FDSOI est de fournir les différentes tensions de seuils (VT) requises pour la gestion de la consommation et de la vitesse. Le travail de recherche de thèse présenté dans ce mémoire a contribué à la mise en place d'une plateforme de conception multi-VT en technologie planaire FDSOI sur oxyde enterré mince (UTB pour Ultra Thin Buried oxide en anglais) pour les nœuds technologiques sub-32 nm. Pour cela, les éléments clefs des plateformes de conception basse consommation en technologie planaire sur silicium massif ont été identifiés. A la suite de cette analyse, différentes architectures de transistors MOS multi-VT FDSOI ont été développées. L'analyse au niveau des circuits numériques et mémoires élémentaires a permis de mettre en avant deux solutions fiables, efficaces et de faible complexité technologique. Les performances des solutions apportées ont été évaluées sur un chemin critique extrait du cœur de processeur ARM Cortex A9 et sur une cellule SRAM 6T haute densité (0,120 µm²). Egalement, une cellule SRAM à quatre transistors est proposée, démontrant la flexibilité au niveau conception des solutions proposées. Ce travail de recherche a donné lieu à de nombreuses publications, communications et brevets. Aujourd'hui, la majorité des résultats obtenus ont été transférés chez STMicroelectronics, où l'étude de leur industrialisation est en cours.

L'essor de l'industrie micro-électronique au cours des dernières années n'aurait pas été possible sans les innovations en termes de procédés de fabrication de la technologie CMOS (Complementary Metal Oxide Semiconductor) induisant une amélioration continue des performances des composants. Ces innovations doivent relever les défis technologiques inhérents à la fois à la miniaturisation ainsi qu'à la diversification croissante des composants. En réponse à ces défis, des approches de modélisation de type TCAD (Technology Computer Aided Design), permettent de réduire nettement le temps et le coût de développement de ces nouvelles technologies. Dans ce cadre, cette thèse s'intéresse à l'élaboration de modèles TCAD permettant la prise en compte des différents mécanismes physiques ayant lieu lors de l'utilisation des procédés de fabrication avancés. Dans une première partie, les mécanismes de diffusion et d'activation pour des fortes doses d'implantation ont pu être étudiés notamment dans le cas de l'implantation plasma, technique très prometteuse pour des applications de dopage conforme dans les capteurs d'image ou transistors TriGates. La mise en évidence et la modélisation d'agrégats de bore-interstitiel de grande taille ont ainsi pu être menées pour des conditions de fort dopage. Dans une deuxième partie, la diffusion et le transfert d'espèces chimiques entre différents matériaux ont été évalués. Ainsi, la perte de dose de bore dans le silicium dans les empilements " espaceurs " ainsi que la diffusion de bore correspondante dans l'oxyde ont été étudiés. De même, l'évaluation de la diffusion du lanthane pendant un recuit thermique dans les empilements de grille avec oxyde à forte permittivité diélectrique (high-k) a pu être menée. En dernière partie, l'impact de ces différents mécanismes sur le comportement électrique des composants CMOS a ainsi pu être évalué, et une amélioration de la prédictibilité des modèles TCAD a été obtenue sur les dispositifs transistors MOS ainsi que les capteurs d'image CMOS FSI (Front Side Illumination) et BSI (Back Side Illumination).

L'avènement des technologies sub-microniques profondes de fabrication des semi-conducteurs et l'accroissement de la complexité des systèmes intégrables sur une seule puce ont pour conséquence de faire apparaître de nouveaux défis méthodologiques en conception de circuits au niveau système. La réutilisation intensives de composants pré-développés, ou synthétisés à la demande, permet de réduire les temps de développement et donc le coût de conception. Malheureusement, cette réutilisation fait aussi apparaître des chemins critiques sur les pistes métalliques de grandes longueurs qui connectent les composants entre eux. L'optimisation locale des fréquences de fonctionnement de chacun des blocs peut alors être réduite à néant par les mauvaises performances du réseau de communication inter-composants. C'est dans ce contexte que la théorie des systèmes insensibles à la latence (LIS) propose une solution très prometteuse fondée sur un réseau de communication pseudo-asynchrone et des modèles de wrappers de synchronisation qui encapsulent les composants pour les rendre insensibles aux asynchronismes des communications. On doit néanmoins constater que les différentes propositions actuelles d'architectures de wrappers ne sont pas suffisamment performantes en surface et en vitesse pour être exploitées dans toutes les conditions. Cela est particulièrement vrai lorsque les composants ont des latences de calcul importantes et de grandes quantités de données à traiter comme on en trouve communément en radiocommunications numériques.<br />Nous proposons dans ce mémoire une architecture de plate-forme de prototypage rapide, nommée PALMYRE, pour applications de radiocommunications numériques qui intègre dans sa composante système une nouvelle version de l'outil de synthèse de haut niveau GAUT. Pour cela, nous étudions tout d'abord les contraintes en terme de puissance de calcul et de communication des applications de type DVB-DSNG, puis les différentes méthodologies de prototypage actuellement pratiquées et enfin inventorions les plates-formes de prototypage les plus récentes. Nous retenons la méthodologie de conception/prototypage orientée plate-forme comme fondement et nous nous appuyons sur sa décomposition en plates-formes matérielle, logicielle et système pour guider la conception de notre plate-forme de prototypage rapide. La plate-forme matérielle que nous proposons est constituée de nœuds de calcul de type DSP C6x, de composants programmables de type Virtex et de liaisons point à point capables d'atteindre des débits de l'ordre de 3 Gbit/s. Nous concevons en C++ une interface logicielle (API) pour DSP et en VHDL RTL des interfaces matérielles pour FPGA qui permettent à une architecture mixte DSP/FPGA de communiquer efficacement. Nous caractérisons notre API et proposons une méthodologie de mesure de performances dont le but est de déterminer les conditions optimales (allocation mémoire, taille des paquets, mode de programmation synchrone/asynchrone) de fonctionnement d'un système qui exploite au mieux la plate-forme matérielle.<br /> <br />L'intégration de l'outil GAUT à la plate-forme système permet de synthétiser semi-automatiquement des composants de niveau algorithmique, ou IPs virtuels, qui s'interfacent naturellement au travers de notre API et des interfaces matérielles. Cette intégration dans un flot CAO de niveau système est rendue possible grâce a deux contributions distinctes. Tout d'abord, l'introduction de la théorie des LIS dans l'unité de communication des circuits synthétisés par GAUT autorise la synthèse de composants rapides dont la fréquence n'est pas pénalisée par le réseau de communication. Pour cela, nous proposons un nouveau modèle de wrapper que nous nommons processeur de synchronisation et nous prouvons par l'expérience ses meilleures performances en surface et en vitesse par rapport aux meilleures architectures à base de machines d'états finis. Ensuite, nous concevons une nouvelle unité de mémorisation multi-bancs dont le principal bénéfice est le support du pipelining d'algorithme que l'outil GAUT est susceptible de mettre en œuvre lorsque la contrainte de temps est telle que la simple mise en parallèle de plus de matériel ne suffit plus pour tenir une cadence applicative. Cette unité de mémorisation assure, pour les diverses tranches du pipeline, le calcul d'adresse dynamique lors des accès mémoires aux multiples instances des variables qui nécessitent une duplication. <br />Grâce aux nouvelles unités de communication et de mémorisation, l'outil GAUT est mis en œuvre avec succès dans le contexte de conception du modem DVB-DSNG du projet RNRT ALIPTA, mené conjointement par les sociétés Arexsys, Sacet, Thales Communications, Turboconcept ainsi que l'ENSTB et le LESTER. L'étude approfondie des résultats de synthèse prouve que des gains importants en surface de l'ordre de 90 % et des gains en vitesse de l'ordre de 10 à 30% sont obtenus pour les wrappers grâce à leur implantation sous la forme du processeur de synchronisation que nous proposons. Dans le cadre d'une méthodologie de réutilisation intensive d'IPs virtuels, l'optimisation de la surface, la préservation des fréquences optimales des blocs, la composition aisée de chaînes de traitements à base de blocs synchrones et la possibilité de migration vers une solution de type multi-puces (Multi Chip Module) sont les quatre principaux avantages qu'illustre l'intégration de GAUT dans le flot CAO de la plate-forme système PALMYRE.

Les nanotubes de carbone (NTC) possèdent des propriétés électriques pouvant répondre aux futures demandes de la microélectronique. Toutefois, des méthodes d'intégration de ces nano-objets dans des systèmes complexes doivent être développées. Le but de ces travaux de thèse était le développement d'un procédé permettant de déposer sélectivement des NTC doubles parois de manière orientée, et ce, à l'échelle d'un wafer de silicium. Un certain nombre de méthodes ont été développées. L'utilisation d'une pulvérisation de suspension de NTC couplée à différentes méthodes de microstructuration a permis de réaliser, à de grandes échelles, des dépôts de tapis de NTC microstructurés à des résolutions de l'ordre du micron. Bien que ne répondant pas à tous les critères requis pour la microélectronique ces techniques de dépôt ont pu trouver une application dans le domaine de l'ingénierie tissulaire. Ces travaux ont donné lieu à un dépôt de brevet. Afin d'améliorer les méthodes de synthèse de nos échantillons de NTC conducteurs, une technique de caractérisation grande échelle des caractéristiques électriques de NTC a été mise en œuvre. En effet, l'impossibilité d'obtenir une information statistique sur les propriétés des NTC présents dans un échantillon entravait les possibilités d'optimisation. La technique développée se base sur l'étude de la réponse d'un ensemble de NTC soumis à une forte rampe de tension. La destruction successive des NTC permet de mesurer les propriétés de nano-objets individuels et ainsi de rapidement tirer des données statistiques. Finalement, une technique originale basée sur la manipulation de NTC par des champs électriques et des forces capillaires a été développée. Le contrôle des forces capillaires permet de concentrer des NTC dans une cavité où ces derniers seront piégés et alignés par un champ électrique. Cette technique a permis non seulement d'obtenir des connexions en NTC denses et très conductrices mais également de réaliser dive rs dispositifs fonctionnels tels que des nano-résonateurs ou encore des capteurs.

Ce travail porte sur la réalisation d'un système d'analyse chimique constitué d'un réseau de micro-chambres abritant des microcapteurs de pH de type transistors à effet de champ à grille suspendue très sensibles aux charges contenues dans l'espace sous le pont-grille. Les transistors à grille suspendue ont été fabriqués en utilisant les procédés de la microtechnologie de surface. Une couche d'isolation finale a été choisie afin de permettre l'utilisation de ces transistors en solution comme capteurs de pH. L'intégration des canaux microfluidiques réalisés en Polydiméthylsiloxane (PDMS) sur les transistors à grille suspendue ont permis d'effectuer une série de mesures de pH, soit en statique, soit en flux continu et de travailler sur les conditions optimales de rinçage des capteurs. L'effet de la hauteur de gap sous le pont de grille sur la sensibilité au pH est présenté. Par ailleurs, de premières mesures dans le domaine fréquentiel ont pu être faites sur des transistors sans et avec les microcanaux en PDMS. Ceci nous a permis d'observer un comportement fréquentiel particulier et dépendant de l'ambiance autour des transistors, et en particulier du pH, ce qui permet de développer une nouvelle méthode de mesure du pH.

Les blocs cryptographiques utilisés dans les circuits intégrés implémentent des algorithmes prouvés robustes contre la cryptanalyse. Toutefois des manipulations malveillantes contre le circuit lui-même peuvent permettre de retrouver les données secrètes. Entre autres, les attaques dites " en fautes " se sont révélés particulièrement efficaces. Leur principe consiste à injecter une faute dans le circuit (à l'aide d'un faisceau laser par exemple), ce qui produira un résultat erroné et à le comparer à un résultat correct. Il est donc essentiel de pouvoir détecter ces erreurs lors du fonctionnement du circuit. Les travaux de thèse présentées dans ce mémoire ont pour objet la détection concurrente d'erreurs dans les circuits cryptographique, en prenant comme support l'implantation du standard d'encryption symétrique l'Advanced Encryption standard " AES ". Nous analysons donc plusieurs schémas de détection d'erreur basés sur de la redondance d'information (code détecteur), certains issus de la littérature, d'autres originaux utilisant un double code de parité entrée-sortie permettant l'amélioration du taux de détection d'erreur dans ces circuits. Nous présentons aussi une étude montrant que le choix du type du code détecteur le plus approprié dépend, d'une part du type d'erreur exploitable pouvant être produite par un attaquant, et d'autre part du type d'implémentation du circuit à protéger. Les circuits cryptographiques sont également la cible d'autres attaques, et en particulier les attaques par analyse de consommation. Les contre mesures proposés jusqu'à lors pour un type d'attaques, se révèlent la plupart du temps néfastes sur la résistance du circuit face à d'autres types d'attaque. Nous proposons dans cette thèse une contre mesure conjointe qui protège le circuit à la fois contre les attaques en fautes et les attaques par analyse de consommation.

Cette thèse s'intéresse en premier lieu à l'évaluation des effets fonctionnels des erreurs survenant dans la mémoire SRAM de configuration de certains FPGAs. La famille Virtex II Pro de Xilinx est utilisée comme premier cas pratique d'expérimentation. Des expérimentations sous faisceau laser nous ont permis d'avoir une bonne vue d'ensemble sur les motifs d'erreurs réalistes qui sont obtenus par des sources de perturbations réelles. Une méthodologie adaptée d'injection de fautes a donc été définie pour permettre une meilleure évaluation, en phase de conception, de la robustesse d'un circuit implanté sur ce type de technologie. Cette méthodologie est basée sur de la reconfiguration dynamique. Le même type d'approche a ensuite été évalué sur plusieurs cibles technologiques, ce qui a nécessité le développement de plusieurs environnements d'injection de fautes. L'étude a pour la première fois inclus la famille AT40K de ATMEL, qui permet un type de reconfiguration unique et efficace. Le second type de contribution concerne l'augmentation à faible coût de la robustesse de circuits implantés sur des plateformes FPGA SRAM. Nous proposons une approche de protection sélective exploitant les ressources du FPGA inutilisées par l'application. L'approche a été automatisée sur plusieurs cibles technologiques (Xilinx, Altera) et l'efficacité est analysée en utilisant les méthodes d'injection de fautes précédemment développées.