O Roteamento Global é responsável pelo planejamento da distribuição dos meios de interconexão dentro da área do circuito. Dentro da fase do projeto de circuitos conhecida como Síntese Física, essa fase situa-se após a etapa de posicionamento, que define uma posição exata para cada célula do circuito, e antes da etapa de roteamento detalhado que irá definir uma posição para cada meio de interconexão. Os roteadores globais utilizam uma versão abstrata e simplificada do circuito, que agrega uma região e toda a capacidade de fios que esta região comporta, trabalhando com o planejamento dessas capacidades em relação a demanda de interconexão entre as células do circuito. Este trabalho, apresenta um conjunto de técnicas para delimitação e tratamento de áreas que possuem alta demanda por meios de interconexão em circuitos VLSI. As técnicas são aplicadas em duas fases do fluxo de rotamento global: a primeira é executada na fase de pré-roteamento, onde são identificadas as regiões que possuem alta demanda por interconexão, isto é, são destino ou origem de um número elevado fios em relação a sua capacidade de alocar meios de interconexão; a segunda etapa ocorre dentro da fase de roteamento iterativo, identificando e protegendo aquelas que regiões que possuem os níveis mais elevados de congestionamento. Para avaliar os impactos da aplicação das técnicas propostas, foi feita a implementação em um fluxo de roteamento global existente. A avaliação foi partir da extração de quatro métricas de roteamento global comumente utilizadas na literatura de síntese física, para análise de roteamento global: comprimento dos fios, valor total de congestionamento, máximo congestionamento de aresta e tempo de execução. A partir da execução de experimentos utilizando as técnicas, foi possível verificar ganhos de até 11% em redução do congestionamento total no circuito, em benchmarks para os quais ainda não se tem soluções válidas na literatura. Os tempos de execução obtiveram um redução de até 35%, quando comparados com a implementação usada como referência para aplicação das técnicas, o roteador GR-WL. Um dos efeitos colaterais da aplicação de técnicas de calibração de custos é o aumento do comprimento médio dos fios. Os resultados dos experimentos mostram que as técnicas propostas conseguem reduzir este efeito colateral para, no máximo, 1.39% de acordo com os benchmarks executados. / Global routing phase is responsible for the interconnect planning and distribution across the circuit area. During the integrated circuit project flow, the global routing is contained in the Physical Synthesis, after the placement, that is when the position of all circuit cells are defined, and before the detailed routing, when the position of all interonnection wires is realized. A simplified and abstrate version of the circuit routing area is used by the global router, that will agregate in a single vertex, an specific region of the circuit, that represents a bunch of interconnection with their total capacity. This work presents a set of techniques to delimit and threat areas that have high interconnection demand in VLSI circuits. These techniques are applied in two steps of the global routing flow: the first is executed during the initial routing, where the high interconnection demanding regions are identified. the second step is executed during the iterative routing, where the top offender regions are identified and heva their costs pre-allocated. In order to evaluate the impact of the proposed techniques, they are implemented in an existing global routing flow, and four metrics are collected: total wirelenght, execution time, total overflow and maximum overflow. Tha last two metrics will be different from zero just for the circuits that not have a valid solution. After the execution of the experiments it was possible to verify a reduction up to 11% in wirelenght, in some benchmarks that the literature do no have a valid solution. Furthermore, it was possible to verify a reduction up to 35% in the execution time, when compared to the reference implementation. Once we are including constraints in form of cost pre-allocation, it is possible to verify an wirelength increase in some cases. In this work, it was possible to observe a small presence of these side-effects, up to 1.39%, according to the executed benchmarks.

O Roteamento Global é responsável pelo planejamento da distribuição dos meios de interconexão dentro da área do circuito. Dentro da fase do projeto de circuitos conhecida como Síntese Física, essa fase situa-se após a etapa de posicionamento, que define uma posição exata para cada célula do circuito, e antes da etapa de roteamento detalhado que irá definir uma posição para cada meio de interconexão. Os roteadores globais utilizam uma versão abstrata e simplificada do circuito, que agrega uma região e toda a capacidade de fios que esta região comporta, trabalhando com o planejamento dessas capacidades em relação a demanda de interconexão entre as células do circuito. Este trabalho, apresenta um conjunto de técnicas para delimitação e tratamento de áreas que possuem alta demanda por meios de interconexão em circuitos VLSI. As técnicas são aplicadas em duas fases do fluxo de rotamento global: a primeira é executada na fase de pré-roteamento, onde são identificadas as regiões que possuem alta demanda por interconexão, isto é, são destino ou origem de um número elevado fios em relação a sua capacidade de alocar meios de interconexão; a segunda etapa ocorre dentro da fase de roteamento iterativo, identificando e protegendo aquelas que regiões que possuem os níveis mais elevados de congestionamento. Para avaliar os impactos da aplicação das técnicas propostas, foi feita a implementação em um fluxo de roteamento global existente. A avaliação foi partir da extração de quatro métricas de roteamento global comumente utilizadas na literatura de síntese física, para análise de roteamento global: comprimento dos fios, valor total de congestionamento, máximo congestionamento de aresta e tempo de execução. A partir da execução de experimentos utilizando as técnicas, foi possível verificar ganhos de até 11% em redução do congestionamento total no circuito, em benchmarks para os quais ainda não se tem soluções válidas na literatura. Os tempos de execução obtiveram um redução de até 35%, quando comparados com a implementação usada como referência para aplicação das técnicas, o roteador GR-WL. Um dos efeitos colaterais da aplicação de técnicas de calibração de custos é o aumento do comprimento médio dos fios. Os resultados dos experimentos mostram que as técnicas propostas conseguem reduzir este efeito colateral para, no máximo, 1.39% de acordo com os benchmarks executados. / Global routing phase is responsible for the interconnect planning and distribution across the circuit area. During the integrated circuit project flow, the global routing is contained in the Physical Synthesis, after the placement, that is when the position of all circuit cells are defined, and before the detailed routing, when the position of all interonnection wires is realized. A simplified and abstrate version of the circuit routing area is used by the global router, that will agregate in a single vertex, an specific region of the circuit, that represents a bunch of interconnection with their total capacity. This work presents a set of techniques to delimit and threat areas that have high interconnection demand in VLSI circuits. These techniques are applied in two steps of the global routing flow: the first is executed during the initial routing, where the high interconnection demanding regions are identified. the second step is executed during the iterative routing, where the top offender regions are identified and heva their costs pre-allocated. In order to evaluate the impact of the proposed techniques, they are implemented in an existing global routing flow, and four metrics are collected: total wirelenght, execution time, total overflow and maximum overflow. Tha last two metrics will be different from zero just for the circuits that not have a valid solution. After the execution of the experiments it was possible to verify a reduction up to 11% in wirelenght, in some benchmarks that the literature do no have a valid solution. Furthermore, it was possible to verify a reduction up to 35% in the execution time, when compared to the reference implementation. Once we are including constraints in form of cost pre-allocation, it is possible to verify an wirelength increase in some cases. In this work, it was possible to observe a small presence of these side-effects, up to 1.39%, according to the executed benchmarks.

O Roteamento Global é responsável pelo planejamento da distribuição dos meios de interconexão dentro da área do circuito. Dentro da fase do projeto de circuitos conhecida como Síntese Física, essa fase situa-se após a etapa de posicionamento, que define uma posição exata para cada célula do circuito, e antes da etapa de roteamento detalhado que irá definir uma posição para cada meio de interconexão. Os roteadores globais utilizam uma versão abstrata e simplificada do circuito, que agrega uma região e toda a capacidade de fios que esta região comporta, trabalhando com o planejamento dessas capacidades em relação a demanda de interconexão entre as células do circuito. Este trabalho, apresenta um conjunto de técnicas para delimitação e tratamento de áreas que possuem alta demanda por meios de interconexão em circuitos VLSI. As técnicas são aplicadas em duas fases do fluxo de rotamento global: a primeira é executada na fase de pré-roteamento, onde são identificadas as regiões que possuem alta demanda por interconexão, isto é, são destino ou origem de um número elevado fios em relação a sua capacidade de alocar meios de interconexão; a segunda etapa ocorre dentro da fase de roteamento iterativo, identificando e protegendo aquelas que regiões que possuem os níveis mais elevados de congestionamento. Para avaliar os impactos da aplicação das técnicas propostas, foi feita a implementação em um fluxo de roteamento global existente. A avaliação foi partir da extração de quatro métricas de roteamento global comumente utilizadas na literatura de síntese física, para análise de roteamento global: comprimento dos fios, valor total de congestionamento, máximo congestionamento de aresta e tempo de execução. A partir da execução de experimentos utilizando as técnicas, foi possível verificar ganhos de até 11% em redução do congestionamento total no circuito, em benchmarks para os quais ainda não se tem soluções válidas na literatura. Os tempos de execução obtiveram um redução de até 35%, quando comparados com a implementação usada como referência para aplicação das técnicas, o roteador GR-WL. Um dos efeitos colaterais da aplicação de técnicas de calibração de custos é o aumento do comprimento médio dos fios. Os resultados dos experimentos mostram que as técnicas propostas conseguem reduzir este efeito colateral para, no máximo, 1.39% de acordo com os benchmarks executados. / Global routing phase is responsible for the interconnect planning and distribution across the circuit area. During the integrated circuit project flow, the global routing is contained in the Physical Synthesis, after the placement, that is when the position of all circuit cells are defined, and before the detailed routing, when the position of all interonnection wires is realized. A simplified and abstrate version of the circuit routing area is used by the global router, that will agregate in a single vertex, an specific region of the circuit, that represents a bunch of interconnection with their total capacity. This work presents a set of techniques to delimit and threat areas that have high interconnection demand in VLSI circuits. These techniques are applied in two steps of the global routing flow: the first is executed during the initial routing, where the high interconnection demanding regions are identified. the second step is executed during the iterative routing, where the top offender regions are identified and heva their costs pre-allocated. In order to evaluate the impact of the proposed techniques, they are implemented in an existing global routing flow, and four metrics are collected: total wirelenght, execution time, total overflow and maximum overflow. Tha last two metrics will be different from zero just for the circuits that not have a valid solution. After the execution of the experiments it was possible to verify a reduction up to 11% in wirelenght, in some benchmarks that the literature do no have a valid solution. Furthermore, it was possible to verify a reduction up to 35% in the execution time, when compared to the reference implementation. Once we are including constraints in form of cost pre-allocation, it is possible to verify an wirelength increase in some cases. In this work, it was possible to observe a small presence of these side-effects, up to 1.39%, according to the executed benchmarks.

Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica. / In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.

Neste trabalho, apresentamos um novo processo de fabricação para a obtenção de canaletas em V em substratos de silício monocristalino (100) para um acoplamento óptico utilizando siliceto de níquel como material de máscara. O filme de siliceto de níquel (10nm de espessura para 200 nm de nickel) foi obtido por processos de evaporação térmica e posterior recozimento a baixas temperaturas ( 200 e 250°C). As canaletas em V (com profundidade de 60 mm) foram fabricadas através do processo de corrosão anisotrópica, utilizando uma solução de KOH (27%-60°C). Durante este processo, a taxa de corrosão do substrato de silício pela solução de KOH foi estimada como sendo 33.1 micrômetros/h. A composição da camada de siliceto de níquel obtida foi investigada utilizando a técnica RBS, que nos forneceu a estequiometria Ni2Si. A rugosidade de filmes de níquel e de Ni2Si foi medida pela técnica AFM. Uma análise SEM foi feita com as canaletas e guias de onda obtidos. Após o processamento das canaletas em V, elas foram alinhadas com um guia de onda simples de teste para um futuro acoplamento óptico. / In this work, we present a new fabrication process to obtain V-grooves on monocrystaline silicon substrates (100) for optical coupling using nickel silicides as mask material. The nickel silicide film 10 nm thick for 200 nm of nickel thick) was obtained using thermal evaporation and annealing processes at low temperatures (200 and 250°C) as mask for alkaline solutions. Vgrooves (60 mm deep) were fabricated by anisotropic etching process, using a KOH (27%-60°) solution. During this process, the etch rate of the silicon substrate by the KOH solution was measured as 33.1 micrometers/h. The composition of the obtained nickel silicide layer was investigated using RBS technique, which supplied us the stoichiometric Ni2Si. The roughness of nickel and Ni2Si layers was measured by AFM technique. A SEM analysis was made with the obtained Vgrooves and waveguides. After processing the V-grooves, they were aligned with a simple waveguide for a future optical coupling.

O presente trabalho, realizado junto ao Grupo de Novos Materiais e Dispositivos (GNMD), no Laboratório de Microeletrônica do Departamento de Sistemas Eletrônicos da Escola Politécnica da USP, visou determinar algumas das propriedades termo-mecânicas de materiais depositados pela técnica de plasma enhanced chemical vapor deposition (PECVD) que são importantes para o desenvolvimento de sistemas microeletromecânicos (MEMS). O módulo de elasticidade, a tensão mecânica residual, o coeficiente de expansão térmica e a condutividade térmica de filmes finos de carbeto de silício amorfo hidrogenado (a-SiC:H) e de oxinitreto de silício (SiOxNy) foram estudados. Medidas de nanoindentação e ressonância de cantilevers foram utilizadas para a obtenção do módulo de elasticidade e os resultados obtidos foram similares (75 e 91 GPa) pelos dois métodos e compatíveis com valores encontrados na literatura. Além disso, obteve-se o módulo de elasticidade de filmes de cromo (285 GPa). A tensão mecânica residual dos filmes utilizados neste trabalho foi medida através da curvatura do substrato induzida pela deposição dos filmes e pela deformação de cantilevers. O valor médio da tensão mecânica, obtido pela curvatura do substrato, variou de -69 MPa até -1750 MPa, mostrando grande dependência das condições de deposição dos filmes. O método que utiliza a deformação de cantilevers possibilitou a obtenção do gradiente de tensão mecânica, que também mostrou uma dependência das condições de deposição, sendo sempre o a-SiC:H quase estequiométrico o menos tensionado. O coeficiente de expansão térmica foi medido utilizando a técnica do gradiente de temperatura e o valor obtido foi similar a valores reportados na literatura para o carbeto de silício cristalino. Para um a-SiC:H quase estequiométrico foi obtido um coeficiente de expansão térmica de 3,41 m/oC, enquanto para um a-SiC:H rico em carbono o valor foi de 4,36 m/oC. Também foi verificado que a variação da resistência do cromo em função da temperatura é pequena, não permitindo sua utilização como sensor de temperatura e inviabilizando a obtenção da condutividade térmica dos filmes estudados. Além disso, foram apresentados trabalhos promissores, mostrando o potencial dos materiais estudados para o desenvolvimento de MEMS. Nesses trabalhos, demonstrou-se a viabilidade de integrar microestruturas atuadas termicamente e guias de onda ópticos, utilizando os materiais estudados neste trabalho. Foram fabricados chaves ópticas, portas lógicas ópticas, fontes de luz integradas e acoplamento das fontes de luz com guias de onda. / This work, realized at the New Materials and Devices Group (GNMD) at the Microelectronics Laboratory of the Department of Electronic Systems of the Polytechnic School of the University of São Paulo, focused at the determination of thermo-mechanical properties of materials deposited by plasma enhanced chemical vapor deposition (PECVD) that are important for the development of microelectromechanical systems (MEMS). The Youngs modulus, the residual stress, the coefficient of thermal expansion and the thermal conductivity of amorphous hydrogenated silicon carbide (a-SiC:H) and silicon oxynitride (SiOxNy) thin films were studied. Nanoindentation and the resonance of cantilevers were used to obtain the Youngs modulus. The results were similar (75 and 91 GPa) with both methods and compatible with literature values. Further, the Youngs modulus of chromium films was also obtained (285 GPa). The residual stress of thin films was obtained through the substrate curvature induced by the film deposition and through the deformation of cantilever beams. The residual stress, obtained through the substrate curvature, varied between -69 MPa and -1750 MPa, showing great dependence on the deposition conditions of these materials. The deformation of cantilevers allowed the determination of the stress gradient and it was also affected by the deposition conditions. In all stress measurements the near stoichiometry a-SiC:H film was less stressed. The coefficient of thermal expansion was measured using the temperature gradient technique and the obtain values were similar to those reported in the literature for crystalline silicon carbide. For a near stoichiometry a-SiC:H film, a value of 3.41 m/oC was obtained, while a carbon rich film showed a thermal expansion coefficient of 4.36 m/oC. It was also verified that the variation of the chromium resistance as a function of temperature is small. This did not allow the utilization of chromium as a temperature sensor, which prevented the obtention of the thermal conductivity of the studied films. Also, some promising works were presented, showing potential applications of the studied materials for the development of MEMS. In these works, the viability of integration of thermal actuated microstructures and optical waveguides was demonstrated. In these works, optical switches, optical logic gates, integrated light sources and coupling of integrated light sources with optical waveguides were presented.

O presente trabalho, realizado junto ao Grupo de Novos Materiais e Dispositivos (GNMD), no Laboratório de Microeletrônica do Departamento de Sistemas Eletrônicos da Escola Politécnica da USP, visou determinar algumas das propriedades termo-mecânicas de materiais depositados pela técnica de plasma enhanced chemical vapor deposition (PECVD) que são importantes para o desenvolvimento de sistemas microeletromecânicos (MEMS). O módulo de elasticidade, a tensão mecânica residual, o coeficiente de expansão térmica e a condutividade térmica de filmes finos de carbeto de silício amorfo hidrogenado (a-SiC:H) e de oxinitreto de silício (SiOxNy) foram estudados. Medidas de nanoindentação e ressonância de cantilevers foram utilizadas para a obtenção do módulo de elasticidade e os resultados obtidos foram similares (75 e 91 GPa) pelos dois métodos e compatíveis com valores encontrados na literatura. Além disso, obteve-se o módulo de elasticidade de filmes de cromo (285 GPa). A tensão mecânica residual dos filmes utilizados neste trabalho foi medida através da curvatura do substrato induzida pela deposição dos filmes e pela deformação de cantilevers. O valor médio da tensão mecânica, obtido pela curvatura do substrato, variou de -69 MPa até -1750 MPa, mostrando grande dependência das condições de deposição dos filmes. O método que utiliza a deformação de cantilevers possibilitou a obtenção do gradiente de tensão mecânica, que também mostrou uma dependência das condições de deposição, sendo sempre o a-SiC:H quase estequiométrico o menos tensionado. O coeficiente de expansão térmica foi medido utilizando a técnica do gradiente de temperatura e o valor obtido foi similar a valores reportados na literatura para o carbeto de silício cristalino. Para um a-SiC:H quase estequiométrico foi obtido um coeficiente de expansão térmica de 3,41 m/oC, enquanto para um a-SiC:H rico em carbono o valor foi de 4,36 m/oC. Também foi verificado que a variação da resistência do cromo em função da temperatura é pequena, não permitindo sua utilização como sensor de temperatura e inviabilizando a obtenção da condutividade térmica dos filmes estudados. Além disso, foram apresentados trabalhos promissores, mostrando o potencial dos materiais estudados para o desenvolvimento de MEMS. Nesses trabalhos, demonstrou-se a viabilidade de integrar microestruturas atuadas termicamente e guias de onda ópticos, utilizando os materiais estudados neste trabalho. Foram fabricados chaves ópticas, portas lógicas ópticas, fontes de luz integradas e acoplamento das fontes de luz com guias de onda. / This work, realized at the New Materials and Devices Group (GNMD) at the Microelectronics Laboratory of the Department of Electronic Systems of the Polytechnic School of the University of São Paulo, focused at the determination of thermo-mechanical properties of materials deposited by plasma enhanced chemical vapor deposition (PECVD) that are important for the development of microelectromechanical systems (MEMS). The Youngs modulus, the residual stress, the coefficient of thermal expansion and the thermal conductivity of amorphous hydrogenated silicon carbide (a-SiC:H) and silicon oxynitride (SiOxNy) thin films were studied. Nanoindentation and the resonance of cantilevers were used to obtain the Youngs modulus. The results were similar (75 and 91 GPa) with both methods and compatible with literature values. Further, the Youngs modulus of chromium films was also obtained (285 GPa). The residual stress of thin films was obtained through the substrate curvature induced by the film deposition and through the deformation of cantilever beams. The residual stress, obtained through the substrate curvature, varied between -69 MPa and -1750 MPa, showing great dependence on the deposition conditions of these materials. The deformation of cantilevers allowed the determination of the stress gradient and it was also affected by the deposition conditions. In all stress measurements the near stoichiometry a-SiC:H film was less stressed. The coefficient of thermal expansion was measured using the temperature gradient technique and the obtain values were similar to those reported in the literature for crystalline silicon carbide. For a near stoichiometry a-SiC:H film, a value of 3.41 m/oC was obtained, while a carbon rich film showed a thermal expansion coefficient of 4.36 m/oC. It was also verified that the variation of the chromium resistance as a function of temperature is small. This did not allow the utilization of chromium as a temperature sensor, which prevented the obtention of the thermal conductivity of the studied films. Also, some promising works were presented, showing potential applications of the studied materials for the development of MEMS. In these works, the viability of integration of thermal actuated microstructures and optical waveguides was demonstrated. In these works, optical switches, optical logic gates, integrated light sources and coupling of integrated light sources with optical waveguides were presented.

Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.

Neste trabalho é realizado o estudo das etapas de fabricação de um dispositivo eletro-termo-óptico. O dispositivo baseia-se em um interferômetro Mach-Zehnder (IMZ) onde um micro-resistor é colocado em um dos braços do IMZ. Este interferômetro foi construído usando guias de onda ARROW (Anti-Resonant Reflecting Optical Waveguide) onde filmes de oxinitreto de silício e carbeto de silício amorfo hidrogenado foram utilizados como materiais constituintes. Estes materiais foram depositados pela técnica de PECVD (Plasma Enhanced Chemical Vapor Deposition) a baixas temperaturas (~300°C) usando silano (SiH4), nitrogênio (N2), hidrogênio (H2), oxido nitroso (N2O) e metano (CH4) como gases precursores. Para isolar termicamente a região de aquecimento do dispositivo, parte do braço sensor do IMZ foi suspenso através da corrosão superficial do substrato de silício em solução de hidróxido de potássio (KOH). Basicamente o dispositivo termo-eletroóptico utiliza para seu funcionamento o efeito termo-óptico dos materiais constituintes. Neste caso, com a aplicação de uma corrente elétrica no micro-resistor localizado em uma pequena região de um dos braços do IMZ é produzido uma variação na temperatura e no índice de refração dos filmes próximos ao microresistor. Com isto, o aparecimento de uma diferença de fase entre as ondas propagantes dos dois braços do IMZ é ocasionado e, como conseqüência, uma interferência eletromagnética dependente da diferença de fase das ondas propagantes causada pela variação de temperatura é originado. Dessa maneira, é possível fabricar um dispositivo termo-eletro-óptico onde uma variação da corrente aplicada no micro-resistor produz uma alteração da potência óptica na saída do interferômetro. / In this work, a study of the steps to fabricate an electro-thermo-optical device is realized. This device is based in a Mach-Zehnder interferometer (IMZ) where a micro-resistor is placed in one of the IMZ arms. The Mach-Zehnder interferometer was fabricated using Anti-Resonant Reflecting Optical Waveguide (ARROW) where oxinytride and amorphous hydrogenated silicon carbide films were used as constituent materials. These materials were deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition) technique at low temperatures (~300°C) using silane (SiH4), nitrogen (N2), hydrogen (H2), nitrous oxide (N2O) and methane (CH4) as precursor gases. In order to isolate thermally the heating region of the structure, part of the IMZ sensor arm was suspended by the surface etching of the silicon substrate in KOH solution. Basically, the electro-thermo-optical device is based in the Thermo- Optic Effect of the constituent materials. In this case, with the application of an electrical current in the micro-resistor located in a small region of the sensor arm of the IMZ, a change in the temperature and in the refractive index of the films close to the micro-resistor is produced. So, a phase difference between the electromagnetic waves that travel by the two arms of the IMZ is produced and, as consequence, an electromagnetic interference dependent of the temperature variation is originated. In this way, it is possible fabricate an electro-thermo-optical device where the optical power output depends of the electrical current applied to a micro-resistor.

Avanços recentes na síntese e manipulação de nanofios semicondutores têm aberto novas oportunidades tecnológicas. Nanofios de silício (SiNWs) pertencem a uma classe única de nanofios semicondutores, pelo fato de que, em um futuro próximo eles possam ser utilizados como elementos de integração entre dispositivos dentro do contexto da tecnologia do silício convencionais. Também há outras aplicações, tais como nanosensores químicos e biológicos a nível atômico ou molecular, possibilitando aplicações e desenvolvimento de tecnologias de sensoriamento in vivo. Realizamos uma investigação teórica da estabilidade e plasticidade de nanofios de silício usando o estado da arte em simulações de dinâmica molecular e em potenciais interatômicos. Consideramos nanofios com as direções de crescimento h100i, h110i e h112i com diversos diâmetros e tipos de facetas. Encontramos que o perímetro, e não o diâmetro, é o parâmetro relevante para descrever as dimensões dessa classe de sistema. Verificamos a performance de diversos potenciais interatômicos para o silício, e encontramos que o EDIP fornece uma melhor descrição para nanofios de silício. Encontramos que as famílias de facetas de superfície desempenham um papel central na energia total do nanofio, que segue uma lei universal como função do perímetro. Também calculamos a resposta de um nanofio de silício a uma tensão uniaxial externa, que habilita-nos a sugerir um novo método de obter nanofios de silício ultrafinos por nanodeformação. Os resultados de estabilidade e plasticidade são comparados com dados experimentais e \'ab initio\' disponíveis na literatura. / Recent advances in synthesizing and manipulating semiconductor nanowires have opened new technological opportunities. Silicon nanowires (SiNWs) belongs a unique class of semiconductor nanowires, since they could be used in conventional silicon device technology in a near future. Additionally, there are other applications, such as chemical and biological nanosensors at atomic or molecular level, opening a new range of technological applications of in vivo sensoring. Here, we carried a theoretical investigation on the stability and plasticity of silicon nanowires using the state of art of molecular dynamics and interatomic potential. We considered nanowires with h100i, h110i and h112i growth directions with several diameters and facet configurations. We found that the perimeter, and not the diameter, is the relevant parameter to describe dimensions in this class of systems. We tested the reability of several interatomic potential for silicon, and found that the EDIP model provides the best description of silicon nanowires. We found that the surface facet family plays a central role on the nanowire total energy, which follows an universal scale law as a function of perimeter. We also computed the response of a silicon nanowire to external load, which allowed us to suggest a new method to obtain ultra thin silicon nanowires by nanodeformation. The results on stability and plasticity are compared to experimental and ab initio results available in the literature.