This dissertation summarises my research activities in the field of Ion Implantation-Induced extended defects and of their impact on the properties of Ultra-Shallow source/drain junctions (USJs) in miniaturized MOS transistors. The most common method for the fabrication of source/drain regions consists in the localized doping of the substrate material by ion implantation, followed by thermal annealing to achieve electrical activation. The major problem related to the use of ion implantation is the formation of various defect types resulting from the precipitation of the large amounts of interstitials and vacancies generated during the implantation process and their interaction with dopant atoms during annealing. The various complex interactions between the defects and the implanted dopants are at the origin of the diffusion and activation anomalies that represent the major obstacles to the fabrication of USJs satisfying the ITRS requirements. The main results of my work will be presented in three parts. The first part is dedicated to the fundamental studies on the formation and evolution of implant-induced defects and on their impact on transient enhanced diffusion (TED). These studies contributed (i) to provide a unified description of implantation-induced defect evolution, explaining why, depending on the implant and annealing conditions, a given defect type is formed, dissolves during annealing or transforms into a larger defect with different crystallographic characteristics and (ii) to improve the existing models by extending them to all defect families, including a correct TED dependence on the defects' size distributions. In the second part, I will focus on the defect-dopant interactions causing dopant activation anomalies, due to their impact on the active dose and is some cases, also on the carrier mobility. In the case of p+-n junctions formed by Boron implantation, these anomalies are due to the formation of small Boron-Interstitial Clusters (BICs), which will be at the centre of all the studies presented in this part. Other investigated defect-dopant interactions include the formation of Fluorine-related Si interstitial traps, used to reduce both B Transient Enhanced Diffusion and dopant deactivation, and the dopant trapping by implantation-induced defects. The progressive introduction of advanced processes and materials in the semiconductor industry during the last decade raised some specific questions related to the fabrication of USJs, including the formation of implant-induced defects during ultra-fast annealing, their evolution in the presence of the buried Si-SIO2 interface in SOI materials or the Boron activation stability in Germanium. We will address these issues in the third part of this presentation. Due to the increased difficulties to maintain the MOS miniaturization pace (as well as to the approaching of its physical limits), the general context of the MOS-related research domain has largely evolved over the last years. On the one hand, the continuous optimisation of advanced doping and annealing schemes for the fabrication of USJs will therefore have to deal with the increasingly important requirement of reducing power consumption in future device generations. On the other hand, the years 2000s have seen the emergence of the so-called "More-than-More" domain, consisting in the addition of novel functionalities to electronic devices based on (or derived from) Silicon MOS technology. The perspectives of my research activity within this "extended-CMOS" context will finally be presented at the end of the presentation.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

Made available in DSpace on 2017-07-25T19:30:52Z (GMT). No. of bitstreams: 1 Clever Briedis.pdf: 4087599 bytes, checksum: 64bf948d38a2d30c665009b6581ac7f5 (MD5) Previous issue date: 2015-12-16 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / No till system (NT), associated to crop rotations with high and varied residues input, has been a very important tool to restore the soil organic carbon (C) stock depleted by long-term soil tillage, like conventional till (CT). However, there is no clear understanding about the potential to soil accumulate C, especially for high weathered soils. It was hypothesized that continuous residue input and less macroaggregation turnover in NT promote greater C accumulation and stabilization, which is the direction to reach the C saturation potential. Furthermore, it was hypothesized that SOC-poor deep soil layers have greater potential to extra C accumulation than at surface layers, and that the nutrient scarcity could be a drive force to C accumulation in subsoil. Therefore, the objectives of this study were: (i) improve the knowledge regarding the mechanisms that govern the C stabilization in different tillage systems (NT vs. CT) and the potential to these tillage systems accumulate C; (ii) evaluate the C stabilization in soil layers with different C saturation deficits and; (iii) assess the C-residue migration into soil organic matter (SOM) fractions in a laboratory incubation experiment. Results showed greater C accumulation in NT than that in PC, both in labile and bound to minerals SOM fractions. Additionally, the bound to minerals SOM fraction fitted to saturation model (asymptotic) for all three sites and indicated that actual soil C is far from the estimated potential to C accumulation. The incubation experiment showed greater CO2-C emission in the 0-20 than that in the 40-100 cm layer. It was related to greater labile SOC, and better fertility attributes in the surface layer, which promoted greater microbial activity. Besides, the C-residue conversion into soil C was greater in the surface soil layer, indicating that the soil microbiota in this layer was more efficient in C cycling. The low pH and the nutrient scarcity of P, Ca2+ e Mg2+ in the 20-40 and 40-100 cm layer were the driving force decreasing microorganism activity and thus, limiting C conversion in deep soil layers. Labile SOM fraction had greater accumulation in the 0-20 cm layer, as a response to a smaller C saturation deficit in this layer. However, C in bound to minerals SOM fraction was specially accumulated in the 20-40 and 40-100 cm layers, indicating that C saturation deficits in deep soil layers stimulate C accumulation in more stabilized SOM fractions. All three sites showed high C accumulation capacity, and the C saturation in the SOM fraction bound to mineral for all 0-20 cm layer will be in 104, 103 and 63 years for Ponta Grossa, Londrina and Lucas do Rio Verde, respectively. Overall sites, C accumulation potential followed: native vegetation > NT > CT. / O sistema plantio direto (PD), fundamentado na rotação de culturas com elevada e variada adição de resíduos, tem sido uma estratégia muito importante para a recuperação dos estoques de carbono (C) orgânico do solo perdidos em decorrência do manejo inadequado do solo. Todavia, ainda são escassas as informações a respeito do potencial máximo que os solos, especialmente os altamente intemperizados, possuem em acumular C. A hipótese desse trabalho foi que a adição constante de resíduos e a manutenção dos macroagregados no PD promove o acúmulo e maior estabilização de C no solo, tornando-se assim, o caminho para atingir o potencial de saturação. Preconizamos também, que as camadas mais profundas do solo possuem maior potencial em armazenar C e esse acúmulo pode ser controlado pela escassez de nutrientes. Dessa forma, os objetivos desse trabalho foram: (1) entender os mecanismos que governam a estabilização e o potencial de acúmulo de C em solos sob PD comparados ao preparo convencional (PC) em experimentos sob sistemas de manejo do solo de longa duração; (2) avaliar a estabilização de C em camadas de solo que apresentam diferentes déficits de saturação de C em experimento de incubação a partir de amostras de solos dos tratamentos sob PD; (3) avaliar a migração do C adicionado via resíduo para diferentes frações da matéria orgânica do solo (MOS). O estudo foi realizado em experimentos de longa duração em sistemas de manejo. Os locais selecionados para o estudo foram Ponta Grossa (PG), Londrina (LDN) e Lucas do Rio Verde (LRV). O tempo de implantação dos experimentos de manejo no momento da coleta de solo era de 29, 23 e 8 anos para PG, LDN e LRV, respectivamente. Todos os solos foram classificados como Latossolos e o teor de argila de cada área era de 650, 710 e 402 g kg-1 em PG, LDN e LRV, respectivamente. Os resultados evidenciaram que o PD, em relação ao PC, proporcionou maior acúmulo de C, tanto em frações lábeis da MOS quanto nas associadas aos minerais. Além disso, a fração associada aos minerais se ajustou ao modelo de saturação de C nos três locais de estudo e foi constatado que os níveis atuais de C estão distantes da saturação. O experimento de incubação mostrou maior emissão de C-CO2 na camada de 0-20, comparada com a de 40-100 cm, e este fato está associado ao maior conteúdo de C lábil e ao maior nível da fertilidade da camada superficial do solo, promovendo a maior atividade microbiana. A eficiência da conversão do C derivado do resíduo cultural em C do solo foi superior na camada superficial, indicando que a microbiota do solo nessa camada foi mais eficaz na ciclagem do C. A escassez dos nutrientes P, Ca2+ e Mg2+ nas camadas de 20-40 e 40 a 100 cm de profundidade atuaram como um fator controlador da atividade microbiana resultando em menor eficiência na conversão em C do solo quando comparada com a camada de 0-20 cm de profundidade. A fração lábil da MOS teve maior acúmulo de C na camada de 0-20 cm, em resposta ao menor déficit de saturação nessa camada, além do melhor nível de fertilidade do solo nesta camada favorecendo o acúmulo de C nas frações mais sensíveis da MOS. Entretanto, na fração associada aos minerais, o acúmulo de C foi superior nas camadas de 20-40 e 40-100 cm de profundidade, demonstrando que o déficit de saturação de C em camadas profundas favorece o acúmulo de C nas frações mais estabilizadas. Os solos dos três locais estudados demonstraram elevada capacidade de acúmulo de C, e a estimativa para a completa saturação de C na fração associada aos minerais na camada de 0-20 cm, é 104, 103 e 63 anos, para Ponta Grossa, Londrina e Lucas do Rio Verde, respectivamente. Nos três locais de estudo, o potencial máximo de acúmulo de C seguiu a ordem: vegetação nativa > PD > PC.

Esse trabalho apresenta uma proposta na área de Educação em Microeletrônica que visa enriquecer práticas de ensino adotadas na área de projetos de circuitos integrados através do uso de máquinas de ensino-aprendizagem (TLM Teaching-Learning Machine) em aulas de laboratórios como instrumentos auxiliares e complementares ao ensino teórico. As TLMs propostas permitem a verificação experimental de conceitos fundamentais em VLSI Design, tais como: polarização de transistores NMOS e PMOS, inversores CMOS, curvas de transferência do inversor CMOS, implementação de diversas portas lógicas CMOS estática e dinâmica usando transistores de passagem ou portas de transmissão (NAND, NOR, AND, OR, XOR, XNOR, MUX, DECODER, Half ADDERs e Full ADDERs), Latches, Flip-flops e células de memória (RAM e ROM). A metodologia usada foi baseada em pesquisa bibliográfica, observações em sala de aula, participação em projetos didáticos, entrevistas com alunos e professores de microeletrônica. As TLMs foram construídas na forma de painéis de papelão de 100 cm x 70 cm com eletrônica embarcada ou conjuntos de módulos de circuito impresso com tamanhos A4 até A10, interligados entre si por meio de conectores, cabos elétricos padronizados e acondicionados em caixas flexíveis de borracha sintética. Considerou-se o uso combinado desses materiais com diferentes técnicas de montagens eletrônicas. No leiaute das TLMs foram considerados aspectos da interação homem-máquina (HMI) e projetos de interações por PREECE (2002), e da transposição didática de CHEVALHARD e JOSHUA (1981). Os resultados efetivos da aprendizagem usando TLMs foram obtidos por meio de uma dinâmica em sala de aula baseada no microensino em ALLEN (1967). / This paper presents a proposal in the area of Education in Microelectronics which aims to enrich the educational practices adopted in the area of integrated circuits design through the use of teaching-learning machines (TLM) in classes, laboratories as auxiliary and complementary instruments to the theoretical ones. The proposed TLMs allow the experimental verification of fundamental concepts in VLSI design, such as: NMOS and PMOS transistors biasing, CMOS inverters, transfer curves of a CMOS inverter, implementation of various static and dynamic CMOS logic using the pass-transistor or transmission gates (NAND, NOR, AND, OR, XOR, XNOR, MUX, DECODER, Half ADDERs and Full ADDERs), Latches, flip-flops and memory cells (RAM and ROM). The used methodology was based on a literature search, observations in the classroom, participation in educational projects, interview of students and professors involved with microelectronics. The TLMs were assembled in the form of paper panels, 100 cm x 70 cm embedded with electronic modules, or sets of printed circuit boards with A4 size up to A10 size, connected with each other through connectors, electrical wires and packed in synthetic rubber flexible boxes. The combined use of these materials with different techniques of electronic assemblies has been very important. The layout of TLMs concerns about the aspects of human-machine interaction (HMI) and design interactions from PREECE (2002), and the didactical transposition from CHEVALHARD and JOSHUA (1981). The effective learning results using TLMs were obtained through a dynamic in classroom based on microteaching from ALLEN (1967).

O presente trabalho descreve o projeto de modelos neurais pulsados em tecnologia CMOS. Foram projetados dois modelos: um neurônio baseado em condutâncias e um neurônio do tipo integra e dispara. O primeiro gera impulsos elétricos similares aos potenciais de ação gerados pelo neurônio biológico. Mediante simulação, foram observadas as seguintes características: disparo do impulso quando se atinge a tensão de limiar, hiperpolarização após o potencial de ação, retorno passivo à tensão de repouso, presença de período refratário e relação sigmoide entre a frequência de disparo e a intensidade do estímulo. Da mesma maneira, foi reproduzida a curva mínima duração x amplitude de estímulo típico dos neurônios biológicos. O segundo realiza a codificação de uma grandeza analógica na fase relativa dos impulsos elétricos gerados. Os impulsos gerados pelo circuito estão afastados em relação a um sinal periódico, em um intervalo que apresenta uma dependência logarítmica de uma corrente de entrada. John Hopfield propus esse tipo de codificação para explicar o reconhecimento de padrões com independência de escala, realizado pelo cérebro humano. No decorrer da pesquisa, foi necessário desenvolver algumas expressões analíticas para o projeto de circuitos de baixa frequência em CMOS, não encontradas na literatura estudada. As expressões estão baseadas na equação da corrente do transistor MOS proposta no modelo conhecido como Advanced Compact Mosfet (ACM). O projeto, implementação e testes de um transcondutor linearizado, e os resultados das simulações dos modelos neurais projetados, demonstram a validade das expressões desenvolvidas. / This work describes the design of pulsed neural models in CMOS technology. Two models were designed: a conductance based neuron and an integrate and fire neuron. The first generates electrical impulses similar to action potentials generated by the biological neuron. Through simulation, the following characteristics were observed: pulse trigger after reaching threshold voltage, hyperpolarization after the action potential, passive return to resting potential, presence of refractory period and sigmoid relationship between the firing rate and the stimulus intensity. Likewise, the curve minimal duration vs stimulus amplitude typical of biological neurons was reproduced. The second one performs the encoding of an analog input in the relative phase of electrical impulses. The impulses generated by the circuit are delayed with respect to a reference periodic signal, in a range that has a logarithmic dependence on an input current. John Hopfield proposed this type of encoding to explain the scale independent pattern recognition performed by the human brain. During the research, it was necessary to develop some analytical expressions for the design of low-frequency circuits in CMOS, not found in the literature studied. The expressions are based on the Advanced Compact MOSFET (ACM) model. The design, implementations and testing of a linearized transconductor, and the simulations results of the neural models designed, demonstrate the validity of the expressions developed.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

FundaÃÃo Cearense de Apoio ao Desenvolvimento Cientifico e TecnolÃgico / Ericsson Brasil / Uma nova geraÃÃo de sistemas de comunicaÃÃes sem fio, 5a GeraÃÃo (5G), à prevista para 2020. Para a 5G, à esperado o surgimento de diversos serviÃos baseados em comunicaÃÃes mÃquina à mÃquina em diferentes Ãreas, como assistÃncia mÃdica, seguranÃa e redes de mediÃÃo inteligente. Cada um com diferentes requerimentos de taxa de transmissÃo, latÃncia, capacidade de processamento, eficiÃncia energÃtica, etc. Independente do serviÃo, os clientes precisam ficar satisfeitos. Isto està impondo uma mudanÃa de paradigmas em direÃÃo à priorizaÃÃo do usuÃrio como fator mais importante no gerenciamento de redes sem fio. Com esta mudanÃa, criou-se o conceito de qualidade de experiÃncia (do inglÃs, Quality of Experience (QoE)), que descreve de forma subjetiva como o serviÃo à percebido pelo usuÃrio. A QoE normalmente à avaliada por uma nota entre 1 e 5, chamada nota mÃdia de opiniÃo (do inglÃs, Mean Opinion Score (MOS)). Neste contexto, conceitos de QoE podem ser considerados com diferentes objetivos, como: aumentar a vida Ãtil de baterias, melhorar a seleÃÃo para acesso à rede e aprimorar a alocaÃÃo dos recursos de rÃdio (do inglÃs, Radio Resource Allocation (RRA)). Com relaÃÃo à RRA, nesta dissertaÃÃo consideram-se requerimentos de QoE na gestÃo dos recursos disponÃveis em um sistema de comunicaÃÃes sem fio, como espectro de frequÃncia e potÃncia de transmissÃo. Mais especificamente, estuda-se um problema de assinalamento de recursos de rÃdio e de alocaÃÃo de potÃncia que objetiva maximizar a mÃnima MOS do sistema sujeito a satisfazer um nÃmero mÃnimo de usuÃrios prÃ-estabelecido. Inicialmente, formula-se um novo problema de otimizaÃÃo considerando restriÃÃes quanto à potÃncia de transmissÃo e quanto à fraÃÃo de usuÃrios que deve ser satisfeita, o que à um importante tÃpico do ponto de vista das operadoras. Este à um problema nÃo linear e de difÃcil soluÃÃo. Ele à entÃo reformulado como um problema linear inteiro e misto, que pode ser resolvido de forma Ãtima usando algoritmos conhecidos de otimizaÃÃo. Devido à complexidade da soluÃÃo Ãtima obtida, propÃe-se uma heurÃstica chamada em inglÃs de Power and Resource Allocation Based on Quality of Experience (PRABE). O mÃtodo proposto à avaliado por meio de simulaÃÃes e os resultados obtidos mostram que sua performance à superior à de outros existentes, sendo prÃxima à da Ãtima. / A new generation of wireless networks, the 5th Generation (5G), is predicted for beyond 2020. For the 5G, it is foreseen an emerging huge number of services based on Machine-Type Communications (MTCs) in different fields, such as, health care, smart metering and security. Each one of them requiring different throughput rates, latency, processing capacity, energy efficiency, etc. Independently of the service type, the customers still need to get satisfied, which is imposing a shift of paradigm towards incorporating the user as the most important factor in wireless network management. This shift of paradigm drove the creation of the Quality of Experience (QoE) concept, which describes the service quality subjectively perceived by the users. QoE is generally evaluated by a Mean Opinion Score (MOS) ranging from 1 to 5. In this context, QoE concepts can be considered with different objectives, such as, increasing battery life, optimizing handover decision, enhancing access network selection and improving Radio Resource Allocation (RRA). Regarding the RRA, in this masterâs thesis we consider QoE requirements when managing the limited available resources of a communication system, such as frequency spectrum and transmit power. More specifically, we study a radio resource assignment and power allocation problem that aims at maximizing the minimum MOS of the users in a system subject to attaining a minimum number of satisfied users. Initially, we formulate a new optimization problem taking into account constraints on the total transmit power and on the fraction of users that must be satisfied, which is an important topic from an operatorâs point of view. The referred problem is non-linear and hard to solve. However, we get to transform it into a simpler form, a Mixed Integer Linear Problem (MILP), that can be optimally solved using standard numerical optimization methods. Due to the complexity of obtaining the optimal solution, we propose a heuristic solution to this problem, called Power and Resource Allocation Based on Quality of Experience (PRABE). We evaluate the proposed method by means of simulations and the obtained results show that it outperforms some existing algorithms, as well as it performs close to the optimal solution.

O presente trabalho descreve o projeto de modelos neurais pulsados em tecnologia CMOS. Foram projetados dois modelos: um neurônio baseado em condutâncias e um neurônio do tipo integra e dispara. O primeiro gera impulsos elétricos similares aos potenciais de ação gerados pelo neurônio biológico. Mediante simulação, foram observadas as seguintes características: disparo do impulso quando se atinge a tensão de limiar, hiperpolarização após o potencial de ação, retorno passivo à tensão de repouso, presença de período refratário e relação sigmoide entre a frequência de disparo e a intensidade do estímulo. Da mesma maneira, foi reproduzida a curva mínima duração x amplitude de estímulo típico dos neurônios biológicos. O segundo realiza a codificação de uma grandeza analógica na fase relativa dos impulsos elétricos gerados. Os impulsos gerados pelo circuito estão afastados em relação a um sinal periódico, em um intervalo que apresenta uma dependência logarítmica de uma corrente de entrada. John Hopfield propus esse tipo de codificação para explicar o reconhecimento de padrões com independência de escala, realizado pelo cérebro humano. No decorrer da pesquisa, foi necessário desenvolver algumas expressões analíticas para o projeto de circuitos de baixa frequência em CMOS, não encontradas na literatura estudada. As expressões estão baseadas na equação da corrente do transistor MOS proposta no modelo conhecido como Advanced Compact Mosfet (ACM). O projeto, implementação e testes de um transcondutor linearizado, e os resultados das simulações dos modelos neurais projetados, demonstram a validade das expressões desenvolvidas. / This work describes the design of pulsed neural models in CMOS technology. Two models were designed: a conductance based neuron and an integrate and fire neuron. The first generates electrical impulses similar to action potentials generated by the biological neuron. Through simulation, the following characteristics were observed: pulse trigger after reaching threshold voltage, hyperpolarization after the action potential, passive return to resting potential, presence of refractory period and sigmoid relationship between the firing rate and the stimulus intensity. Likewise, the curve minimal duration vs stimulus amplitude typical of biological neurons was reproduced. The second one performs the encoding of an analog input in the relative phase of electrical impulses. The impulses generated by the circuit are delayed with respect to a reference periodic signal, in a range that has a logarithmic dependence on an input current. John Hopfield proposed this type of encoding to explain the scale independent pattern recognition performed by the human brain. During the research, it was necessary to develop some analytical expressions for the design of low-frequency circuits in CMOS, not found in the literature studied. The expressions are based on the Advanced Compact MOSFET (ACM) model. The design, implementations and testing of a linearized transconductor, and the simulations results of the neural models designed, demonstrate the validity of the expressions developed.