Este trabalho apresenta o estudo do efeito de elevação atípica da transcondutância na região linear de polarização devido ao efeito de corpo flutuante induzido pela porta (Gate Induced Floating Body Effect - GIFBE) de transistores da tecnologia SOI nMOSFET. Este estudo foi realizado com base em resultados experimentais e em simulações numéricas, as quais foram essenciais para o entendimento físico deste fenômeno. Além de contribuir com a explicação física deste fenômeno, este trabalho explora o efeito de corpo flutuante em diferentes estruturas (transistor de porta única, transistor de porta gêmea, transistor de múltiplas portas e transistores de canal tensionado), diferentes tecnologias e em função da temperatura (100K a 450K). A partir do estudo realizado em dispositivos SOI de porta única analisouse a influência das componentes da corrente de porta que tunelam através do óxido de porta do dispositivo, o potencial da região neutra do corpo do transistor, a taxa de recombinação de portadores, o impacto da redução da espessura do óxido de porta e também as dimensões físicas do transistor. Na análise feita da redução do comprimento de canal, verificou-se também que o GIFBE tende a ser menos significativo para dispositivos ultra-submicrométricos. Analisou-se também o efeito da elevação atípica da transcondutância para transistores SOI totalmente depletados, para os quais, este efeito ocorre apenas quando a segunda interface está acumulada, para as duas tecnologias estudadas (65nm e 130nm). A análise dos dispositivos de porta gêmea, que tradicionalmente são usados com a finalidade de minimizar o efeito de elevação abrupta de corrente de dreno, mostrou uma redução do GIFBE para este tipo de estrutura quando comparada à de porta única devido ao aumento da resistência série intrínseca à estrutura. O efeito de corpo flutuante também foi avaliado em função da temperatura de operação dos dispositivos. Para temperaturas variando de 100K a 450K, notou-se que o valor do limiar de GIFBE aumentou tanto para temperaturas acima de 300K quanto abaixo da mesma. Quando estes resultados são apresentados graficamente, observa-se que o comportamento do limiar de GIFBE com a temperatura resulta no formato de uma letra C, onde o valor mínimo está a 300K. Este comportamento se deve à competição entre o processo de recombinação e a degradação efetiva da mobilidade. Uma primeira análise do GIFBE em diferentes estruturas de transistores também foi realizada. Apesar dos transistores de canal tensionado apresentarem o efeito para valores menores de tensão de porta, este efeito se manifesta com menor intensidade nestes transistores, devido a alta degradação da mobilidade efetiva apresentada pelo mesmo. Entretanto, quando o foco são os transistores de múltiplas portas, os resultados obtidos demonstram que apesar destes dispositivos terem sido fabricados com dielétrico de porta de alta constante dielétrica, o GIFBE ainda ocorre. Esta ocorrência do GIFBE em FinFETs é fortemente dependente da largura do Fin, da dopagem da região de canal e conseqüentemente do acoplamento das portas laterais com a superior. / This work presents the study of the Gate Induced Floating Body Effect (GIFBE) that occurs in the SOI MOSFET technology. This study has been performed based on experimental results and on numerical simulations, which were an essential auxiliary tool to obtain a physical insight of this effect. Besides the contribution on the physical explanation of this phenomenon, in this work, the floating body effect was evaluated for different structures (single gate and twin-gate transistors), different technologies (130nm and 65nm SOI CMOS technology) and as a function of the temperature (100K to 450K). From the study of the single gate devices, it was evaluated the gate tunneling current influence on GIFBE, the body potential in the neutral region, the recombination rate, the front gate oxide thickness reduction impact, besides the physical dimensions of the transistor. In the performed analysis, taking into account the channel length reduction, it was verified that the GIFBE tends to be less important for ultra-submicron devices. The GIFBE only occurs for fully depleted devices when the second interface is accumulated. In this situation, the floating body effect influence on fully depleted devices was also studied for both technologies (65nm and 130nm). The twin-gate devices analysis, that traditionally are used in order to minimize the Kink effect, show a GIFBE reduction for this structure when it is compared to the single gate one. This enhance in the electrical characteristics is due to the series resistance increase that is intrinsic of this structures. When the temperature variation from 100K to 450K was analyzed, it was obtained the C shape behavior for the floating body effect due to a competition between the recombination process and the effective mobility degradation factor. A first evaluation of the GIFBE occurrence in new devices was also performed. When the focus is the strained silicon transistor, a occurrence of GIFBE was obtained for a lower gate voltage. Although, the GIFBE occurs earlier for strained transistor. This effect is less pronounced in this device because it presents strong effective mobility degradation. When the focus is FinFETs, the results show that although this device was fabricated with a high-k gate dielectric, the GIFBE still occurs and is strongly dependent on the device channel width.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. / This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.

O presente trabalho teve como objetivo a modelagem de células solares MOS operando em regime de inversão controlado por centros positivamente carregados na interface SiNxOy/Si. Este tipo de célula solar foi recentemente fabricada pela primeira vez no âmbito dos trabalhos desenvolvidos no grupo de Superfícies, Interfaces e Deposição Eletroquímica (GSIDE) do LSI/PSI/EPUSP utilizando dielétricos de porta ultra-finos (~2nm). A receita de crescimento de dielétrico ultra-fino desenvolvida foi no sentido de assegurar reprodutibilidade e uniformidade da espessura do dielétrico ao longo de áreas extensas de alguns cm2. Baseado nas curvas experimentais CxVg, GxVg e IxVg das células solares fabricadas, foi mostrado para as células fabricadas em substrato tipo P que existem os centros K predominantemente preenchidos com cargas positivas em todos os regimes de operação (acumulação, depleção e inversão). A densidade de cargas positivas (Qiq) na interface SiNxOy/Si além de ter resultado positivo, apresentou um comportamento linear com o potencial de superfície (ys) ou com a tensão de porta Vg de acordo com os resultados obtidos através de um simulador numérico desenvolvido para esta aplicação específica. Tal comportamento consistiu no acomodamento das cargas positivas na interface de forma que uma região de depleção profunda (Wd) é formada sem a presença da camada de inversão na condição sem iluminação. Para as células MOS submetidas a diferentes níveis de iluminação, tanto para os dielétricos crescidos a 850oC como também para aqueles que foram crescidos a 700oC, foi constatado que os centros K na interface funcionam como uma região de armazenamento de cargas positivas a medida em que os elétrons tunelam em direção à porta metálica da estrutura MOS. Como resultado, este tipo de comportamento significa uma nova forma de implementar o efeito fotovoltáico. / The goal of the present work was the modeling of MOS solar cells operating in an inversion regime controlled by positively charged centers at the SiNxOy interface. This type of solar cell was recently manufactured for the first time in the activities developed in the group of Surfaces, Interfaces and Electrochemical Deposition (GSIDE) from LSI/PSI/EPUSP using ultra-thin gate dielectrics (~2nm). The recipe for the growth of ultra-thin dielectrics was developed to ensure reproducibility and uniformity of the dielectrics thickness over large areas of few square centimeters. Based on the experimental curves CxVg, GxVg e IxVg of the manufactured MOS solar cells, it was shown for cells manufactured in P-type substrate that there are K centers dominantly filled with positive charges in all operating regimes (accumulation, depletion and inversion). The positive charge density (Qiq) at the SiNxOy/Si interface, in addition to having a positive charge, presented a linear behaviour with the surface potential (ys) or with the gate voltage (Vg) according to the results obtained from a numerical simulator developed for this application. Such behavior consisted of accommodating the positive charges at the SiNxOy/Si interface so that a deep depletion region (Wd) is formed without the presence of the inversion layer in the condition without illumination. For MOS cells subjected to different levels of illumination, both for dielectrics grown at 850oC as well as for those grown at 700oC, it was found that the K centers at the SiNxOy/Si interface work as a region of positive charge storage as the electrons tunnel from the interface towards the metal gate of the MOS cells. As a result, this type of behaviour means a new way of implementing the photovoltaic effect.

Efeitos causados pela interação da radiação ionizante em dispositivos eletrônicos consis- tem numa preocupação crescente em diversos segmentos, como as aplicações aeroespaci- ais e em física de altas energias. Entre os efeitos de radiação induzidos por íons pesados estão os chamados de Efeitos de Eventos Isolados (Single Event Effects - SEE), em que o impacto de um único íon pode ser capaz de gerar um efeito observável, através da elevada deposição de energia e consequente geração de pares elétron-lacuna. O estudo destes efeitos requer um acelerador de partículas capaz de prover feixes uniformes de íons pesados com baixo fluxo. Neste trabalho, desenvolvemos um sistema para produ- ção de feixes de íons pesados para estudar SEE no Acelerador Pelletron 8UD, utilizando as técnicas de desfocalização e espalhamento múltiplo em folhas de ouro. O sistema foi projetado para prover feixes com intensidades entre 10 2 e 10 5 partículas/s/cm 2 com uniformidade maior que 90% numa área circular de diâmetro de 1,5 cm, operando em regime de alto-vácuo. Um manipulador de amostras permite a movimentação do dispo- sitivo sob teste com precisão de 2,5 m e um sistema de aquisição de dados dedicado foi desenvolvido, permitindo a automação de medidas. O sistema foi caracterizado com feixes de 1 H, 12 C, 16 O, 19 F, 28 Si, 35 Cl e 63 Cu a várias energias, apresentando fluxo e uni- formidade adequados aos experimentos em diversas configurações de focalização e folhas espalhadoras, e tem sido utilizado por diversos grupos de pesquisa. O novo sistema foi utilizado para estudar o efeito das camadas de isolamento e metalização na coleta de carga e geração de eventos observáveis em um dispositivo analógico e em um disposi- tivo digital, de modo a estabelecer metodologias de trabalho adequadas para estudos precisos de mecanismos de ocorrência de efeitos de radiação. O dispositivo analógico estudado foi um transistor p-MOS, onde o sinal de corrente induzido pelo impacto de íons diversos foi analisado de modo a obter a seção de choque de eventos e a cargaix gerada, permitindo determinar a espessura da camada de metalização em 1,28(2) m, e a camada de coleta de carga dependente do LET e alcance da partícula incidente, variando entre 6,0 e 11,0 m. O dispositivo digital estudado foi uma memória SRAM 28nm, onde foi observada uma forte dependência da seção de choque de eventos com a penetração do feixe no dispositivo. Associando as camadas de metalização e isolamento a um meio efetivo de interação, obteve-se que toda a área sensível do dispositivo só pode ser excitada, isto é, nela ocorrerem eventos observáveis, para partículas com alcance, no meio efetivo, entre 14 e 20 m, embora partículas com alcance de até 10 m sejam capazes de sensibilizar até 50% da área ativa do dispositivo. / Effects on electronic devices caused by interactions of ionizing radiation are a main concern in several fields, such as aerospace applications and high-energy physics. Among the heavy-ion induced radiation effects are the Single Event Effects, in which a strike of a single ion can be enough to generate an observable effect, as a result of the high energy deposition and thus electron-hole pairs generation. The study of these effects requires the use of uniform, low-flux particle beams. In this work, we developed a system for production of heavy ion beams for SEE studies at Pelletron 8UD accelerator, through the defocusing and multiple scattering in gold foil techniques. The setup can provide ion beams with intensities ranging from 10 2 e 10 5 particles/s/cm 2 with uniformity better than 90% in an circular area of 1.5 cm diameter, operating under high-vacuum. A sample manipulador allows device under test positioning with a precision of 2.5 m, and a dedicated data acquisition system was developed, allowing measurement automation. The system was characterized with 1 H, 12 C, 16 O, 19 F, 28 Si, 35 Cl and 63 Cu ion beams at several energies, presenting flux and uniformity adequate for SEE studies in many different configurations, and it is being used by several research groups. The new facility was used to study the effect of isolation and metalization layers in charge collection and observable events generation in an analog and in a digital device, in order to establish proper metodologies for precise studies of radiation effects mecanisms. The analog device studied was a p-MOS transitor, from which the heavy-ion impact induced current signal was analised to obtain cross-section and colected charge, allowing to determine metalization layer thickness to be 1.28(2) m, and charge collection dependency on particle LET and range, varying from 6.0 to 11.0 m. The digital device studied was a 28nm SRAM memory, where a strong dependency of cross-section with particle range in the device was observed. Associating to the metal and insulating layers an effectivexi medium, it was observed that the complete sensitive area can be excited only by particle with ranges in effective medium between 14 and 20 m, although particles with ranges up to 10 m are capable of sensibilizing up to 50% of devices active area.

Cette thèse est une tentative vers la conception de la bande Ka émetteur-récepteur RF pour les réseaux de capteurs sans fil (WSN), pour lesquelles la consommation d'énergie, le coût et la taille sont des paramètres critiques. Au sens de la consommation d'énergie, un transmetteur RF est la partie la plus cruciale d'un nœud de capteur. Nous avons choisi STMicroelectronics 90nm global purpose (GP) pour atteindre la technologie CMOS à faible puissance, faible coût et de petite taille. Pour la première fois, nous avons introduit la bande Ka dans le context de WSN, a fin de bénéficier de l'immunité élevée du réseau et la petite taille antenne. Étant donné que la technologie que nous avons choisi et du kit associé fonderie de conception n'est pas pour la conception RF, nous avons été obligés de mettre au point un outil de conception individuelle pour la bande à ondes millimétriques. De cette façon, nous avons développé une solution simple et précise le modèle MOS transistor, comprenant charge et le modèle de capacité, modèle de bruit et le modèle complet des effets parasites. Nous avons proposé une nouvelle structure pour les inducteurs de la ligne de transmission et un modèle précis de RLGC a été développé pour la conception et la simulation de ces inducteurs. Et puis par la simulation de la pleine d'onde (full wave) électromagnétique dans le logiciel HFSS, nous avons extrait des parameters du modele d'incucteurs , et d'autres éléments passifs, telles que des pads RF et T-jonctions. Comme notre première expérience, nous avons conçu et optimisé une LNA à 30 GHz, en utilisant notre outil de conception. Le LNA conçu a été fabriqué dans STMicroelectronics 90nm global dans le processus de GP CMOS et a été mesurée dans le laboratoire IMEP. Les résultats des mesures montrent 10dB gain de puissance et de 4,8 dB figre bruit (noise figure) avec 4mW DC la consommation de puissance. Dans l'étape suivante, nous avons conçu et optimisé mieux 30GHz LNA. La simulation post-layout montre 13.9dB gain de puissance et 3.6d figre bruit, avec seulement 3 mW de consommation de puissance. Nous avons proposé un lien simple radio et un structure simple a ete presente pour le récepteur_émetteur. Dans le récepteur, nous avons utilisé la structure hétérodyne, ou dans la quelle nous avons utilise de l'idee de Mixer Harmonique paire et oscillateur couple, à surmonter de nombreux problèmes se pose en mm bande des ondes dans la technologie CMOS. Le Mixer a été conçu en utilisant les résultats d'analyse et de simulation dans le kit de conception de fonderie: 4dB gain de conversion et de 5,8 double side band figre de bruit avec 2.2Mw consommation de puissance, un excellent résultat en comparaison avec les œuvres similaires rapports comme IF Stage 2GHz qui a été conçu comme multi-slice-amplificateur de la chaîne de detection pour accroître (ugmenter)la performance du récepteur et d'atteindre plus faible consommation d'énergie. Enfin, le récepteur a été simulé dans MATLAB et--87dBm de sensibilité, 890KHz de bande passante, avec 6.65mW consommation d'énergie sont obtenus. L'émetteur a été conçu aussi simple que possible, en utilisant idée power oscillateur, délivrant 6mW puissance RF de l'antenne. L'émetteur a généralement les 25% de power efficacité qui est très bon résultat en comparaison avec les œuvres déclarées.

Le transistor à ionisation par impact (I-MOS) est une nouvelle architecture présentant l'avantage de s'affranchir de la barrière des 60mV/dec à température ambiante, qui limite la pente sous le seuil de l'architecture MOSFET classique. Le I-MOS se présente comme une diode PiN dont la zone intrinsèque est partiellement recouverte par une grille. L'objectif de cette thèse est d'évaluer les performances du I-MOS comme candidat potentiel à « l'après CMOS », à la fois du point de vue du dispositif unitaire et dans un environnement circuit. Nous avons étudié le dispositif par le biais de simulations TCAD, afin de comprendre le dispositif et d'analyser la physique mise en jeu dans ce transistor. Nous avons fabriqué nos dispositifs sur substrats SOI, Si1-xGexOI et GeOI et proposé un procédé innovant de réalisation du I-MOS. Les dispositifs réalisés ont été testés électriquement afin de vérifier les propriétés fondamentales du I-MOS (2mV/dec mesurés...) et de comparer les performances du I-MOS avec celles des MOSFET co-intégrés. Le fonctionnement des I-MOS en mode tunnel bande à bande a aussi été observé. Nous avons également développé un modèle analytique pour le I-MOS qui décrit correctement le fonctionnement électrique du dispositif. Ce modèle a ensuite été intégré dans un environnement SPICE pour réaliser des simulations de circuits à base de I-MOS.

Ce travail de thèse s'inscrit dans le contexte de miniaturisation des transistors MOS afin de mener la technologie CMOS à ces dimensions ultimes.<br /> Avec les techniques actuelles de fabrication et pour des longueurs de grille de transistor inférieures à 30nm, les variations moyennes de la longueur de grille, appelées rugosité de bord, entraînent des fluctuations électriques dans le transistor inacceptables pour le bon fonctionnement des futures générations de dispositifs. Il convient donc de contrôler ce paramètre afin de le réduire. Pour réussir ce défi technologique, il est essentiel de le mesurer avec précision afin, par la suite, de comprendre ses origines et son évolution après chaque étape technologique de fabrication. <br /> Dans un premier temps, nous nous sommes intéressés à la mesure la rugosité de bord, à l'aide d'un nouvel équipement de métrologie : le microscope à force atomique en trois dimensions. Nous avons évalué les capacités de cet outil et déterminé un protocole de mesure de la rugosité de bord, qui nous a permis ensuite d'étudier ses origines et d'étudier son évolution lors des différentes étapes technologiques de fabrication d'une grille de transistors MOS. Nous avons remarqué que la formation de la rugosité de bord est un problème complexe qui fait intervenir de nombreux facteurs fortement liés entre eux. Par la suite, nous montrons que le bombardement ionique d'un procédé de gravure plasma est responsable de la diminution de la rugosité de bord de la résine. Nous avons également mis en évidence que la rugosité de bord du masque avant la gravure de la grille est un paramètre clé pour le contrôle de la rugosité de la grille finale.

Le compromis entre la résistance passante spécifique et la tenue en tension a toujours été un point pénalisant les performances statiques des structures MOS de puissance conventionnelles. Depuis 1997, de nouveaux concepts, tels que la Superjonction, la U-diode et la FLI-diode, sont apparus pour dépasser les limites conventionnelles du silicium, qui apparaissaient depuis une vingtaine d'années comme "infranchissables". Deux de ces concepts sont issus de nos travaux de recherche : il s'agit de la U-diode et de la FLI-diode qui font l'objet de ce mémoire. Ces deux diodes ont été étudiées et leur principe de fonctionnement a été appliqué aux composants MOS de puissance latéraux et verticaux. Concernant les composants facilement intégrables, c'est-à-dire essentiellement les composants MOS latéraux, le concept le plus intéressant est celui de la U-diode : dans la gamme des basses tensions de claquage (en dessous de 100 Volts), plusieurs structures, nommées LUDMOS, présentent un excellent compromis entre résistance passante spécifique et tenue en tension proche et même parfois meilleur que la limite du silicium. Concernant les composants MOS verticaux, préférentiellement utilisés en tant que composants discrets, c'est le concept de la FLI-diode qui est apparu le plus "prometteur". En effet, les composants FLIMOS verticaux présentent des tenues en tension supérieures à celle de la jonction plane et des résistances passantes spécifiques fortement améliorées et inférieures à la limite du silicium. La réalisation technologique du premier transistor FLIMOS 80 Volts pour l'électronique automobile du futur (batteries 42 Volts) a permis la validation de ce concept. Grâce à ces nouveaux concepts, de nouvelles limites pour le silicium ont été définies : la limite conventionnelle est désormais dépassée. Les solutions innovantes proposées ont donc montré que le silicium avait encore de l'avenir dans le domaine des composants et de l'intégration de puissance.

Les nouveaux systèmes développés par le secteur automobile font de plus en plus appel à l'électronique et nécessiteront bientôt plus de puissance que ce que peuvent fournir les batteries 12 et 24 Volts actuelles. C'est dans ce cadre que de nouvelles batteries 42 Volts vont être introduites. Dans un premier temps, nous avons montré que les solutions "classiques", permettant de diminuer la résistance à l'état passant des composants unipolaires conventionnels, n'étaient plus satisfaisantes car elles se heurtaient à une limitation fondamentale, dite "limite du silicium". C'est pour cette raison que nos travaux de recherche se sont orientés vers de nouveaux transistors MOS de puissance (FLYMOS") adaptés au 42 Volts. Le travail présenté dans ce mémoire est basé sur le concept des îlots flottants (FLi-Diode) et de son application aux composants MOS (FLYMOS"), afin d'améliorer le compromis "tenue en tension/ résistance à l'état passant". Ce concept consiste en l'introduction d'une région flottante P dans une zone N- afin d'étaler le champ électrique dans le volume : la tenue en tension peut ainsi être augmentée sans pour autant dégrader la résistance à l'état passant. Dans un deuxième temps, les paramètres technologiques ont été optimisés à l'aide de la simulation physique bidimensionnelle pour concevoir un transistor FLYMOS" (cellules de bord et centrale) présentant un compromis optimal entre tenue en tension et résistance à l'état passant. Le concept des îlots flottants a ensuite été validé par la réalisation technologique de FLi-Diodes et de FLYMOS" basse tension (BVdss < 100V). Les meilleurs transistors FLYMOS" ainsi réalisés présentent une tenue en tension supérieure à la tenue en tension de la jonction plane et une résistance à l'état passant fortement améliorée puisqu'elle est proche de la limite conventionnelle du silicium.

Les recherches effectuées dans cette thèse concernent les composants électroniques minéraux, organiques et les systèmes photovoltaïques. Concernant les semiconducteurs minéraux, nous avons modélisé les propriétés de conduction des structures métal/oxyde/semiconducteur (MOS) fortement intégrées en absence et en présence des charges. Nous avons proposé une méthodologie permettant de caractériser le vieillissement des structures MOS sous injection du courant de type Fowler Nordheim (FN). Ensuite, nous avons étudié les diodes Schottky en polymères de type métal/polymère/métal. Nous avons conclu que: Le mécanisme de transfert des charges, à travers l'interface métal/polymère, est attribué à l'effet thermoïonique et pourrait être affecté par l'abaissement de la barrière de potentiel à l'interface métal/polymère. Dans le domaine de l'énergie photovoltaïque, nous avons conçu et modélisé un système photovoltaïque de moyenne puissance (100W). Nous avons montré que l'adaptation du générateur à la charge permet une meilleure exploitation de l'énergie solaire. Ceci est réalisé par le biais des convertisseurs contrôlés par une commande de type MPPT munie d'un circuit de détection de dysfonctionnement et de redémarrage du système.