Les besoins de réduction du poids se sont concrètement traduits par l'introduction de nouvelles nuances plus légères dans les structures automobiles. Ainsi, des alliages d'aluminium ont commencé à être intégrés dans les pièces de structure de plusieurs véhicules. La faible masse volumique des alliages d'aluminium (2,7g/cm 3 ) permet d'alléger le poids du véhicule qui entraîne une diminution de la consommation de carburant et, donc, des émissions de gaz à effet de serre. La striction et la rupture sont les principaux modes de défaillance qui entrainent le rebut systématique des pièces. C'est pourquoi, améliorer la prédiction d'apparition de ces défauts lors de la simulation va dans le sens d'une meilleure maitrise du procédé. Dans le cadre de ce travail doctoral, deux modèles sont développés pour simuler le comportement à grandes déformations d'alliages d'aluminium : un modèle polycristallin de type Taylor et un modèle à un ou plusieurs éléments finis par grain.Les diagrammes limites de formage (DLF) pour les deux alliages d'aluminium AA5754 et AA6063 ont été simulés numériquement en utilisant une formulation par éléments finis pour les polycristaux basée sur l'hypothèse de Taylor.Les DLF conventionnels et de l'hydroformage ont été traces. L'effet des chemins de déformation sur la formabilité des alliages d'aluminium a aussi été étudié. Finalement, des simulations numériques avec les données de diffraction des électrons rétrodiffusés (EBSD) pour l'alliage d'aluminium AA5754 ont été effectuées en utilisant le modèle à un ou plusieurs éléments par grain. Ces simulations sont exécutées avec différents modèles du durcissement (Asaro, Bassani et puissance).

Le but de cette thèse est de développer un absorbant acoustique à base de panic érigé, sur le principe du développement durable, dans le but de l'utiliser pour des applications acoustiques en intérieur et d'être une alternative à la laine de verre. Ainsi, les questions environnementales, économiques et sociétales sont à prendre en compte. Autrement dit, le produit devra être fabriqué localement avec des ressources renouvelables tout en minimisant le transport et l'énergie nécessaire pour son cycle de vie au complet. L'utilisation du panic érigé est une avenue dans la mesure où cette plante pousse sans apport particulier de l'homme et fournit une quantité de paille abondante (c.-à-d.. quatre fois plus que le blé). Son implantation permettrait de valoriser les terrains peu cultivables des agriculteurs. Une extension de la méthode des matrices de transfert a été proposée afin de simuler non plus des empilements de matériaux acoustiques en série (c.-à-d.. l'un derrière l'autre) mais en parallèle (c.-à-d.. l'un à côté de l'autre). Cette méthode permet, ainsi, de modéliser l'empilement de tiges de panic érigé dans une configuration dite ``longitudinale'' par rapport à la propagation sonore et de prédire la réponse de systèmes acoustiques assemblés en parallèle (p. ex. résonateurs quart d'onde) qui peuvent donner naissance à de potentiel concept en panic érigé. Ainsi, le projet se découpe en deux étapes majeures : la caractérisation acoustique de la plante et sa modélisation puis l'élaboration (c.-à-d.. modélisation, fabrication et optimisation) d'un concept acoustique à partir de cette plante.

Les filtres non-linéaires de rang sont souvent utilisés dans le but de rehausser la qualité d'une image numérique. Leur application permet de faciliter l'interprétation visuelle et la compréhension du contenu des images que ce soit pour un opérateur humain ou pour un traitement automatique ultérieur. Dans le pipeline d'une chaîne habituelle de traitement des images, ces filtres sont appliqués généralement dans la phase de pré-traitement, juste après l'acquisition et avant le traitement et l'analyse d'image proprement dit. Les filtres de rang sont considérés comme un important goulot d'étranglement dans la chaîne de traitement, à cause du tri des pixels dans chaque voisinage, à effectuer pour tout pixel de l'image. Les temps de calcul augmentent de façon significative avec la taille de l'image à traiter, la taille du voisinage considéré et lorsque le rang approche la médiane. Cette thèse propose deux solutions à l'accélération du temps de traitement des filtres de rang. La première solution vise l'exploitation des différents niveaux de parallélisme des ordinateurs personnels d'aujourd'hui, notamment le parallélisme de données et le parallélisme inter-processeurs. Une telle approche présente un facteur d'accélération de l'ordre de 10 par rapport à une approche classique qui fait abstraction du matériel grâce aux compilateurs des langages évolués. Si le débit résultant des pixels traités, de l'ordre d'une dizaine de millions de pixels par seconde, permet de travailler en temps réel avec des applications vidéo, peu de temps reste pour d'autres traitements dans la chaîne. La deuxième solution proposée est basée sur le concept de calcul reconfigurable et réalisée à l'aide des circuits FPGA (Field Programmable Gate Array). Le système décrit combine les algorithmes de type bit-série et la haute densité des circuits FPGA actuels. Il en résulte un système de traitement hautement parallèle, impliquant des centaines d'unités de traitement par circuit FPGA et permet d'arriver à un facteur d'accélération supplémentaire de l'ordre de 10 par rapport à la première solution présentée. Un tel système, inséré entre une source d'image numérique et un système hôte, effectue le calcul des filtres de rang avec un débit de l'ordre de centaine de millions de pixels par seconde.

Ces travaux de recherche concernent la prédiction et l'amélioration de la précision des machines à structure parallèle. Ces travaux s'intéressent principalement aux machines utilisées pour des tâches complexes comme la manipulation rapide d'objets ou l'usinage à grande vitesse. Ces travaux s'intéressent à la cohérence du triptyque modélisation - identification - commande. L'originalité de ces travaux est la prise en compte au niveau de la commande, et au moyen d'une perception adaptée, des spécificités de la machine et de la dynamique de la tâche. L'apport principal de ces travaux de thèse est de proposer une commande dynamique dans l'espace Cartésien tout en utilisant une mesure extéroceptive de la pose de l'effecteur. Cette stratégie de commande permet notamment une précision plus importante que les stratégies classiques. En effet, le nombre d'estimations utilisées est plus faible, principalement au niveau de l'estimation du comportement dynamique. De plus, la régulation dans l'espace Cartésien permet la maîtrise complète du mouvement de l'effecteur, notamment au niveau des singularités de la machine. Ces améliorations sont validées en simulation. Le développement d'un capteur visuel rapide à 1 kHz a également permis une validation expérimentale de ces travaux.

Les travaux présentés dans ce mémoire concernent le comportement élasto-dynamique des machines à structure parallèle. Nous espérons permettre une meilleure maîtrise des déformations élastiques de ces machines et ainsi contribuer au développement des architectures parallèles pour l'usinage. L'objectif est de proposer un modèle des déformations de la chaîne cinématique afin que celles-ci puissent être compensées par la commande. Ce modèle doit être précis et léger afin de ne pas pénaliser la bande passante de la CN. Pour ce faire nous proposons d'utiliser un modèle masse-ressort identifier in situ lors de grands déplacements de la machine. Pour ce faire, un système de mesure spécifique a été développé (accéléromètres + vision artificielle) et permet la mesure du déplacement des points particuliers de la chaîne cinématique avec une incertitude inférieure à 15 μm (2σ) sur 300 mm. Enfin, la méthode est appliquée à trois machines dont un prototype de machine à structure parallèle.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Les capteurs 3D existants sont encore peu utilisés et ne permettent que l’acquisition de données 3D. En cas de nécessité de données 2D monochrome ou couleur, il faut alors obligatoirement ajouter un capteur supplémentaire et procéder au recalage des données. La société NT2I a décidé de développer sa propre solution afin de pouvoir rester maître de la chaîne d’acquisition. Mon travail a consisté en la conception d’un capteur spécifique intégrant couleur et calibration et au traitement des images issues de celui-ci. Pour cela, j’ai été amené à travailler sur l’extension du modèle LIP (Logarithmic Image Processing) pour des images couleur et à l’implémentation d’algorithmes temps réel / The existing 3D sensors aren’t much used and are only capable of capturing 3D dat. When 2D data are necessary, one has to use another camera and correlate the 2 images. NT2I has decided to develop its own solution in order to control the acquisition chain. My work has been to develop a specific camera with color, calibration, and image processing algorithms. In that purpose, I've worked on the extension of the LIP model (Logarithmic Image Processing) for color images and on the implementation of real time algorithms

La miniaturisation des composants électroniques a conduit à l'introduction de systèmes électroniques complexes qui sont intégrés sur une seule puce avec multiprocesseurs, dits Multi-Processor System-on-Chip (MPSoC). La majorité des systèmes embarqués récents sont basées sur des architectures massivement parallèles MPSoC, d'où la nécessité de développer des applications parallèles embarquées. La conception et le développement d'une application parallèle embarquée devient de plus en plus difficile notamment pour les architectures multiprocesseurs hétérogènes ayant différents types de contraintes de communication et de conception tels que le coût du matériel, la puissance et la rapidité. Un défi à relever par de nombreux développeurs est le profilage des applications parallèles embarquées afin qu'ils puissent passer à l'échelle sur plusieurs cœurs possible. Cela est particulièrement important pour les systèmes embarqués de type MPSoC, où les applications doivent fonctionner correctement sur de nombreux cœurs. En outre, la performance d'une application ne s'améliore pas forcément lorsque l'application tourne sur un nombre de cœurs encore plus grand. La performance d'une application peut être limitée en raison de multiples goulot d'étranglement notamment la contention sur des ressources partagées telles que les caches et la mémoire. Cela devient contraignant etune perte de temps pour un développeur de faire un profilage de l'application parallèle embarquée et d'identifier des goulots d'étranglement dans le code source qui diminuent la performance de l'application. Pour surmonter ces problèmes, dans cette thèse, nous proposons trois méthodes automatiques qui détectent les instructions du code source qui ont conduit à une diminution de performance due à la contention et à l'évolutivité des processeurs sur une puce. Les méthodes sont basées sur des techniques de fouille de données exploitant des gigaoctets de traces d'exécution de bas niveau produites par les platesformes MPSoC. Nos approches de profilage permettent de quantifier et de localiser automatiquement les goulots d'étranglement dans le code source afin d'aider les développeurs à optimiserleurs applications parallèles embarquées. Nous avons effectué plusieurs expériences sur plusieurs applications parallèles embarquées. Nos expériences montrent la précision des techniques proposées, en quantifiant et localisant avec précision les hotspots dans le code source. / Miniaturization of electronic components has led to the introduction of complex electronic systems which are integrated onto a single chip with multiprocessors, so-called Multi-Processor System-on-Chip (MPSoC). The majority of recent embedded systems are based on massively parallel MPSoC architectures, hence the necessity of developing embedded parallel applications. Embedded parallel application design becomes more challenging: It becomes a parallel programming for non-trivial heterogeneous multiprocessors with diverse communication architectures and design constraints such as hardware cost, power, and timeliness. A challenge faced by many developers is the profiling of embedded parallel applications so that they can scale over more and more cores. This is especially critical for embedded systems powered by MPSoC, where ever demanding applications have to run smoothly on numerous cores, each with modest power budget. Moreover, application performance does not necessarily improve as more cores are added. Application performance can be limited due to multiple bottlenecks including contention for shared resources such as caches and memory. It becomes time consuming for a developer to pinpoint in the source code the bottlenecks decreasing the performance. To overcome these issues, in this thesis, we propose a fully three automatic methods which detect the instructions of the code which lead to a lack of performance due to contention and scalability of processors on a chip. The methods are based on data mining techniques exploiting gigabytes of low level execution traces produced by MPSoC platforms. Our profiling approaches allow to quantify and pinpoint, automatically the bottlenecks in source code in order to aid the developers to optimize its embedded parallel application. We performed several experiments on several parallel application benchmarks. Our experiments show the accuracy of the proposed techniques, by quantifying and pinpointing the hotspot in the source code.

Parmi les cibles architecturales susceptibles d'être utilisées pour réaliser un système de traitement sur puce (SoC), les architectures reconfigurables dynamiquement (ARD) offrent un potentiel de flexibilité et de dynamicité intéressant. Cependant ce potentiel est encore difficile à exploiter pour réaliser des applications massivement parallèles sur puce. Dans nos travaux nous avons recensé et analysé les solutions actuellement proposées pour utiliser les ARD et nous avons constaté leurs limites parmi lesquelles : l'utilisation d'une technologie particulière ou d'architecture propriétaire, l'absence de prise en compte des applications parallèles, le passage à l'échelle difficile, l'absence de langage adopté par la communauté pour l'utilisation de la flexibilité des ARD, ...Pour déployer une application sur une ARD il est nécessaire de considérer l'hétérogénéité et la dynamicité de l'architecture matérielle d'une part et la parallélisation des traitements d'autre part. L'hétérogénéité permet d'avoir une architecture de traitement adaptée aux besoins fonctionnels de l'application. La dynamicité permet de prendre en compte la dépendance des applications au contexte et de la nature des données. Finalement, une application est naturellement parallèle.Dans nos travaux nous proposons une solution pour le déploiement sur une ARD d'une application parallèle en utilisant les flots de conception standard des SoC. Cette solution est appelée MATIP (MPI Application Task Integreation Platform) et utilise des primitives du standard MPI version 2 pour effectuer les communications et reconfigurer l'architecture de traitement. MATIP est une solution de déploiement au niveau de la conception basée plate-forme (PBD).La plateforme MATIP est modélisée en trois couches : interconnexion, communication et application. Nous avons conçu chaque couche pour que l'ensemble satisfasse les besoins en hétérogénéité et dynamicité des applications parallèles . Pour cela MATIP utilise une architecture à mémoire distribuée et exploite le paradigme de programmation parallèle par passage de message qui favorise le passage à l'échelle de la plateforme.MATIP facilite le déploiement d'une application parallèle sur puce à travers un template en langage Vhdl d'intégration de tâches. L'utilisation des primitives de communication se fait en invoquant des procédures Vhdl.MATIP libère le concepteur de tous les détails liés à l'interconnexion, la communication entre les tâches et à la gestion de la reconfiguration dynamique de la cible matérielle. Un démonstrateur de MATIP a été réalisée sur des FPGA Xilinx à travers la mise en oe{}uvre d'une application constituée de deux tâches statiques et deux tâches dynamiques. MATIP offre une bande passante de 2,4 Gb/s et une la latence pour le transfert d'un octet de 3,43 µs ce qui comparée à d'autres plateformes MPI (TMD-MPI, SOC-MPI, MPI HAL) met MATIP à l'état de l'art. / Among the architectural targets that could be buid a system on chip (SoC), dynamically reconfigurable architectures (DRA) offer interesting potential for flexibility and dynamicity . However this potential is still difficult to use in massively parallel on chip applications. In our work we identified and analyzed the solutions currently proposed to use DRA and found their limitations including: the use of a particular technology or proprietary architecture, the lack of parallel applications consideration, the difficult scalability, the lack of a common language adopted by the community to use the flexibility of DRA ...In our work we propose a solution for deployment on an DRA of a parallel application using standard SoC design flows. This solution is called MATIP ( textit {MPI Application Platform Task Integreation}) and uses primitives of MPI standard Version 2 to make communications and to reconfigure the MP-RSoC architecture . MATIP is a Platform-Based Design (PBD) level solution.The MATIP platform is modeled in three layers: interconnection, communication and application. Each layer is designed to satisfies the requirements of heterogeneity and dynamicity of parallel applications. For this, MATIP uses a distributed memory architecture and utilizes the message passing parallel programming paradigm to enhance scalability of the platform.MATIP frees the designer of all the details related to interconnection, communication between tasks and management of dynamic reconfiguration of the hardware target. A demonstrator of MATIP was performed on Xilinx FPGA through the implementation of an application consisting of two static and two dynamic hardware tasks. MATIP offers a bandwidth of 2.4 Gb / s and latency of 3.43 microseconds for the transfer of a byte. Compared to other MPI platforms (TMD-MPI, SOC-MPI MPI HAL), MATIP is in the state of the art.