Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-03-09T23:06:17Z No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-03-11T19:37:06Z (GMT) No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) / Made available in DSpace on 2016-03-11T19:37:06Z (GMT). No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) Previous issue date: 2015-03-16 / A evolu??o cont?nua da tecnologia de circuitos integrados tem permitido integrar milhares de transistores em uma ?nica pastilha de sil?cio. Devido ? miniaturiza??o desta tecnologia, a redu??o do di?metro do fio e do transistor os tornaram mais fr?geis e suscet?veis a quebras, tornando o circuito mais suscept?vel a falhas permanentes tanto durante o processo de fabrica??o quanto durante seu tempo de vida ?til. As arquiteturas reconfigur?veis de gr?o grosso, tamb?m chamadas de CGRAs (Coarse Grained Reconfigurable Architectures), t?m sido utilizadas como uma alternativa ?s arquiteturas tradicionais para tentar tolerar essas falhas, devido ? sua intr?nseca redund?ncia de hardware e ao alto desempenho obtido por essas arquiteturas. Essa disserta??o prop?e um mecanismo de toler?ncia a falhas numa CGRA com o objetivo de aumentar a toler?ncia da arquitetura mesmo considerando uma alta taxa de falhas. O mecanismo proposto foi adicionado ao escalonador da CGRA, que consiste no mecanismo respons?vel pelo mapeamento das instru??es na arquitetura. O mapeamento das instru??es ocorre em tempo de execu??o, traduzindo o c?digo bin?rio sem a necessidade de recompila??o. Al?m disso, para permitir a acelera??o da aplica??o, o mapeamento ? realizado atrav?s de um algoritmo guloso que faz uso do modulo scheduling, que consiste em uma t?cnica em software pipeline para acelera??o de la?os. Os resultados obtidos a partir de simula??es de inje??o de falhas e de execu??o do escalonador demonstram que, mesmo com o mecanismo de toler?ncia a falhas proposto, o tempo de mapeamento das instru??es se mant?m na ordem de microssegundos. Esse resultado permite que o mapeamento das instru??es continue sendo realizado em tempo de execu??o. Al?m disso, tamb?m foi realizado um estudo de taxa de mapeamento do escalonador. Os resultados demonstram que, mesmo com taxas acima de 50% de falhas em unidades funcionas e componentes de interconex?o, o escalonador conseguiu mapear instru??es na arquitetura em parte das aplica??es testadas. / The continuous evolution of integrated circuit technology has allowed integrating thousands of transistors on a single chip. This is due to the miniaturization process, which reduces the diameter of wires and transistors. One drawback of this process is that the circuit becomes more fragile and susceptible to break, making the circuit more susceptible to permanent faults during the manufacturing process as well as during their lifetime. Coarse Grained Reconfigurable Architectures (CGRAs) have been used as an alternative to traditional architectures in an attempt to tolerate such faults due to its intrinsic hardware redundancy and high performance. This work proposes a fault tolerance mechanism in a CGRA in order to increase the architecture fault tolerance even considering a high fault rate. The proposed mechanism was added to the scheduler, which is the mechanism responsible for mapping instructions onto the architecture. The instruction mapping occurs at runtime, translating binary code without the need for recompilation. Furthermore, to allow faster implementation, instruction mapping is performed using a greedy module scheduling algorithm, which consists of a software pipeline technique for loop acceleration. The results show that, even with the proposed mechanism, the time for mapping instructions is still in order of microseconds. This result allows that instruction mapping process remains at runtime. In addition, a study was also carried out mapping scheduler rate. The results demonstrate that even at fault rates over 50% in functional units and interconnection components, the scheduler was able to map instructions onto the architecture in most of the tested applications.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-08-09T22:51:25Z No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-08-10T23:15:49Z (GMT) No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) / Made available in DSpace on 2016-08-10T23:15:49Z (GMT). No. of bitstreams: 1 CarlosAlbertoDeAlbuquerqueSilva_TESE.pdf: 4568486 bytes, checksum: 5ddf18d55603ffd49ea2899025e1615f (MD5) Previous issue date: 2015-09-04 / Ag?ncia Nacional do Petr?leo - ANP / As Redes Neurais Artificiais (RNAs), que constituem uma das ramifica??es da Intelig?ncia Artificial (IA), est?o sendo empregadas como solu??o para v?rios problemas complexos, existentes nas mais diversas ?reas. Para a solu??o destes problemas torna-se indispens?vel que sua implementa??o seja feita em hardware. Em meio as estrat?gias a serem adotadas e satisfeitas durante a fase de projeto e implementa??o das RNAs em hardware, as conex?es entre os neur?nios s?o as que necessitam de maior aten??o. Recentemente, encontram-se RNAs implementadas tanto em circuitos integrados de aplica??o espec?fica (Application Specific Integrated Circuits - ASIC) quanto em circuitos integrados, configurados pelo usu?rio, a exemplo dos Field Programmable Gate Array (FPGAs), que possuem a capacidade de serem reconfigurados parcialmente, em tempo de execu??o, formando, portanto, um Sistema Parcialmente Reconfigur?vel (SPR), cujo emprego proporciona diversas vantagens, tais como: flexibilidade na implementa??o e redu??o de custos. Tem-se observado um aumento considerado no uso destes dispositivos para a implementa??o de RNAs. Diante do exposto, prop?e-se a implementa??o de uma matriz de neur?nios dinamicamente reconfigur?vel no FPGA Virtex 6 da Xilinx, descrita em linguagem de hardware e que possa absorver projetos baseados em plataforma de sistemas embarcados, dedicados ao controle distribu?do de equipamentos normalmente utilizados na ind?stria. Prop?e-se ainda, que a configura??o das topologias das RNAs que possam vir a ser formadas, seja realizada via software. / The Artificial Neural Networks (ANN), which is one of the branches of Artificial Intelligence (AI), are being employed as a solution to many complex problems existing in several areas. To solve these problems, it is essential that its implementation is done in hardware. Among the strategies to be adopted and met during the design phase and implementation of RNAs in hardware, connections between neurons are the ones that need more attention. Recently, are RNAs implemented both in application specific integrated circuits's (Application Specific Integrated Circuits - ASIC) and in integrated circuits configured by the user, like the Field Programmable Gate Array (FPGA), which have the ability to be partially rewritten, at runtime, forming thus a system Partially Reconfigurable (SPR), the use of which provides several advantages, such as flexibility in implementation and cost reduction. It has been noted a considerable increase in the use of FPGAs for implementing ANNs. Given the above, it is proposed to implement an array of reconfigurable neurons for topologies Description of artificial neural network multilayer perceptrons (MLPs) in FPGA, in order to encourage feedback and reuse of neural processors (perceptrons) used in the same area of the circuit. It is further proposed, a communication network capable of performing the reuse of artificial neurons. The architecture of the proposed system will configure various topologies MLPs networks through partial reconfiguration of the FPGA. To allow this flexibility RNAs settings, a set of digital components (datapath), and a controller were developed to execute instructions that define each topology for MLP neural network.

Made available in DSpace on 2014-12-17T14:55:36Z (GMT). No. of bitstreams: 1 IradilsonFC.pdf: 1175734 bytes, checksum: 1b789bd9fa5e1240b46ecdcefd19f939 (MD5) Previous issue date: 2009-08-11 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / This work aims to present how the reconfigurable microstrip antennas and frequency selective surfaces can be used to operate at communication systems that require changing their operation frequency according to system requirements or environmental conditions. The main purpose is to present a reconfigurable circular microstrip antenna using a parasitic ring and a reconfigurable dipole frequency selective surface. Thereupon there are shown fundamental topics like microstrip antennas, PIN diodes and the fundamental theory of reconfigurable antennas and frequency selective surfaces. There are shown the simulations and measurements of the fabricated prototypes and it is done an analysis of some parameters like the bandwidth and radiation pattern, for the antennas, and the transmission characteristics, for the frequency selective surface. Copper strips were used in place of the diodes for proof of the reconfigurability concept / Este trabalho tem como objetivo apresentar como as antenas de microfita e as superf?cies seletivas de frequ?ncia reconfigur?veis podem ser alternativas para operar em sistemas de comunica??o sem fio que necessitem alterar sua frequ?ncia de opera??o de acordo com os requisitos impostos a este sistema ou condi??es do meio. O prop?sito central ? apresentar uma antena de microfita com patch circular reconfigur?vel utilizando um anel parasita e uma superf?cie seletiva de frequ?ncia tipo dipolo reconfigur?vel. Para isto s?o apresentados temas fundamentais como as antenas de microfita, diodos PIN e a teoria fundamental de opera??o das antenas e superf?cies seletivas de frequ?ncia reconfigur?veis. S?o apresentadas todas as simula??es e medi??es realizadas dos prot?tipos constru?dos e ? feita uma an?lise de alguns par?metros como largura de banda e diagrama de radia??o, para as antenas, e caracter?sticas de transmiss?o, para as superf?cies seletivas de frequ?ncia. Foram utilizadas fitas de cobre no lugar dos diodos para a prova do conceito de reconfigurabilidade

Made available in DSpace on 2014-12-17T15:47:47Z (GMT). No. of bitstreams: 1 MonicaMP.pdf: 1183724 bytes, checksum: 59ab47a1731d0a647c07a25b7e4f0a84 (MD5) Previous issue date: 2008-02-21 / The increase of applications complexity has demanded hardware even more flexible and able to achieve higher performance. Traditional hardware solutions have not been successful in providing these applications constraints. General purpose processors have inherent flexibility, since they perform several tasks, however, they can not reach high performance when compared to application-specific devices. Moreover, since application-specific devices perform only few tasks, they achieve high performance, although they have less flexibility. Reconfigurable architectures emerged as an alternative to traditional approaches and have become an area of rising interest over the last decades. The purpose of this new paradigm is to modify the device s behavior according to the application. Thus, it is possible to balance flexibility and performance and also to attend the applications constraints. This work presents the design and implementation of a coarse grained hybrid reconfigurable architecture to stream-based applications. The architecture, named RoSA, consists of a reconfigurable logic attached to a processor. Its goal is to exploit the instruction level parallelism from intensive data-flow applications to accelerate the application s execution on the reconfigurable logic. The instruction level parallelism extraction is done at compile time, thus, this work also presents an optimization phase to the RoSA architecture to be included in the GCC compiler. To design the architecture, this work also presents a methodology based on hardware reuse of datapaths, named RoSE. RoSE aims to visualize the reconfigurable units through reusability levels, which provides area saving and datapath simplification. The architecture presented was implemented in hardware description language (VHDL). It was validated through simulations and prototyping. To characterize performance analysis some benchmarks were used and they demonstrated a speedup of 11x on the execution of some applications / O aumento na complexidade das aplica??es vem exigindo dispositivos cada vez mais flex?veis e capazes de alcan?ar alto desempenho. As solu??es de hardware tradicionais s?o ineficientes para atender as exig?ncias dessas aplica??es. Processadores de prop?sito geral, embora possuam flexibilidade inerente devido ? capacidade de executar diversos tipos de tarefas, n?o alcan?am alto desempenho quando comparados ?s arquiteturas de aplica??o espec?fica. Este ?ltimo, por ser especializado em uma pequena quantidade de tarefas, alcan?a alto desempenho, por?m n?o possui flexibilidade. Arquiteturas reconfigur?veis surgiram como uma alternativa ?s abordagens convencionais e vem ganhado espa?o nas ?ltimas d?cadas. A proposta desse paradigma ? alterar o comportamento do hardware de acordo com a aplica??o a ser executada. Dessa forma, ? poss?vel equilibrar flexibilidade e desempenho e atender a demanda das aplica??es atuais. Esse trabalho prop?e o projeto e a implementa??o de uma arquitetura reconfigur?vel h?brida de granularidade grossa, voltada a aplica??es baseadas em fluxo de dados. A arquitetura, denominada RoSA, consiste de um bloco reconfigur?vel anexado a um processador. Seu objetivo ? explorar paralelismo no n?vel de instru??o de aplica??es com intenso fluxo de dados e com isso acelerar a execu??o dessas aplica??es no bloco reconfigur?vel. A explora??o de paralelismo no n?vel de instru??o ? feita em tempo de compila??o e para tal, esse trabalho tamb?m prop?e uma fase de otimiza??o para a arquitetura RoSA a ser inclu?da no compilador GCC. Para o projeto da arquitetura esse trabalho tamb?m apresenta uma metodologia baseada no reuso de hardware em caminho de dados, denominada RoSE. Sua proposta ? visualizar as unidades reconfigur?veis atrav?s de n?veis de reusabilidade, que permitem a economia de ?rea e a simplifica??o do projeto do caminho de dados da arquitetura. A arquitetura proposta foi implementada em linguagem de descri??o de hardware (VHDL). Sua valida??o deu-se atrav?s de simula??es e da prototipa??o em FPGA. Para an?lise de desempenho foram utilizados alguns estudos de caso que demonstraram uma acelera??o de at? 11 vezes na execu??o de algumas aplica??es

Made available in DSpace on 2014-12-17T14:55:50Z (GMT). No. of bitstreams: 1 BrunoLMTS_DISSERT.pdf: 3836374 bytes, checksum: 430e05d393bcb665a7880036b61844c2 (MD5) Previous issue date: 2011-03-31 / This work treats of an implementation OFDMA baseband processor in hardware for LTE Downlink. The LTE or Long Term Evolution consist the last stage of development of the technology called 3G (Mobile System Third Generation) which offers an increasing in data rate and more efficiency and flexibility in transmission with application of advanced antennas and multiple carriers techniques. This technology applies in your physical layer the OFDMA technical (Orthogonal Frequency Division Multiple Access) for generation of signals and mapping of physical resources in downlink and has as base theoretical to OFDM multiple carriers technique (Orthogonal Frequency Division Multiplexing). With recent completion of LTE specifications, different hardware solutions have been developed, mainly, to the level symbol processing where the implementation of OFDMA processor in base band is commonly considered, because it is also considered a basic architecture of others important applications. For implementation of processor, the reconfigurable hardware offered by devices as FPGA are considered which shares not only to meet the high requirements of flexibility and adaptability of LTE as well as offers possibility of an implementation quick and efficient. The implementation of processor in reconfigurable hardware meets the specifications of LTE physical layer as well as have the flexibility necessary for to meet others standards and application which use OFDMA processor as basic architecture for your systems. The results obtained through of simulation and verification functional system approval the functionality and flexibility of processor implemented / Esta disserta??o trata da implementa??o de um processador banda base em hardware para Downlink LTE. O LTE ou Long Term Evolution compreende o ?ltimo est?gio de desenvolvimento das tecnologias chamadas de 3G (Telefonia M?vel de Terceira Gera??o) que prov? um incremento nas taxas de dados e maior efici?ncia e flexibilidade na transmiss?o com emprego de t?cnicas avan?adas de antenas e de t?cnicas de transmiss?o de m?ltiplas portadoras. Esta tecnologia aplica em sua camada f?sica a t?cnica OFDMA (Orthogonal F requency Division Multiple Access) para gera??o de sinais e mapeamento dos recursos f?sicos no downlink e tem como base te?rica ? t?cnica de m?ltiplas portadoras OFDM (Orthogonal Frequency Division Multiplexing). Com recente finaliza??o das especifica??es da tecnologia LTE, diversas solu??es em hardware tem sido propostas e desenvolvidas, principalmente, ao n?vel de processamento de s?mbolo em que a implementa??o do processador OFDMA em banda base ? comumente considerada, visto que ela ? tamb?m considerada como arquitetura b?sica de outras importantes aplica??es. Para implementa??o do processador, hardwares reconfigur?veis oferecidos por dispositivos como FPGA s?o considerados que visa n?o s? atender os altos requisitos de flexibilidade e adaptabilidade do LTE como tamb?m oferecem a possibilidade de uma implementa??o r?pida e eficiente. A implementa??o do processador em hardware reconfigur?vel atendeu as especifica??es da camada f?sica LTE bem como se mostrou flex?vel o suficiente para atender outros padr?es e aplica??es que utilizem o processador OFDMA como arquitetura b?sica de seus sistemas. Os resultados obtidos atrav?s de simula??o e verifica??o funcional do sistema atestam a funcionalidade e a flexibilidade do processador implementado

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-03-28T19:29:08Z No. of bitstreams: 1 EduardoJorgeBritoRodrigues_TESE.pdf: 43872870 bytes, checksum: 17c0e713bafaa6d4d624d7f72b31cee4 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-03-29T18:46:26Z (GMT) No. of bitstreams: 1 EduardoJorgeBritoRodrigues_TESE.pdf: 43872870 bytes, checksum: 17c0e713bafaa6d4d624d7f72b31cee4 (MD5) / Made available in DSpace on 2017-03-29T18:46:26Z (GMT). No. of bitstreams: 1 EduardoJorgeBritoRodrigues_TESE.pdf: 43872870 bytes, checksum: 17c0e713bafaa6d4d624d7f72b31cee4 (MD5) Previous issue date: 2016-06-06 / A efici?ncia no uso das radiofrequ?ncias (RF) ? um fator determinante na capacidade de qualquer sistema de comunica??es m?veis. O aprimoramento da utiliza??o desses recursos tornou-se interessante desde os prim?rdios desses sistemas. As tecnologias e servi?os digitais tem demandado maior aloca??o RF para suprir requisitos de largura de banda (BW). O desenvolvimento de tecnologias emergentes baseadas em aloca??o din?mica de RF tem sido apontado como uma solu??o para essa crescente necessidade de BW e motiva??o para a realiza??o de recentes pesquisas sobre os sistemas de r?dios cognitivos (CRS). Neste trabalho, s?o propostas antenas de banda ultra larga (UWB) para sensoriamento espectral, assim como antenas reconfigur?veis em frequ?ncia para aplica??es em CRS, os quais realizam de forma din?mica a transmiss?o e recep??o de sinais em banda estreita (NB). Dentre os prot?tipos propostos, s?o trazidos modelos capazes de cobrir todo o espectro de 3,1 GHz a 10,6 GHz, assim como, de forma reconfigur?vel, cobrir essa faixa de RF em v?rias NB, com destaque para a frequ?ncia de 5,8 GHz. Ademais, as antenas propostas passaram por processos de otimiza??o e s?ntese baseados em ferramentas de intelig?ncia computacional quais sejam: algoritmo gen?tico (GA), o algoritmo de otimiza??o de enxames de part?culas (PSO), assim como o algoritmo de otimiza??o de col?nia de abelhas artificial (ABC). Como resultados, melhorias na BW e no coeficiente de reflex?o das antenas foram encontradas. As simula??es e parametriza??es computacionais, assim como as an?lises num?ricas com GA, foram realizadas com aux?lio do software HFSS. J? as an?lises num?ricas com algoritmos PSO e ABC foram implementadas em Java. Para fins de valida??o, os resultados dessas simula??es foram comparados com resultados experimentais, tendo sido observada boa concord?ncia para os diversos prot?tipos de antenas planares propostos e desenvolvidas neste trabalho. / The effective usage of radio frequencies (RF) is a determining factor in the capacity of any mobile communications system. Improving the use of these resources has become very popular since the early days of these systems. The technologies and digital services have demanded higher RF allocation to meet bandwidth (BW) requirements. The development of emerging technologies based on dynamic RF allocation has been considered as a solution to this growing need for BW and motivation to carry out recent research on cognitive radio systems (CRS). In this work, UWB antennas are proposed for spectral sensing, as well as frequency reconfigurable antennas for CRS applications, which dynamically perform transmitting and receiving signals in narrowband (NB). Among the proposed prototypes, the presented models are able to cover the entire UWB spectrum from 3.1 GHz to 10.6 GHz. When working as reconfigurable antennas, the prototypes can cover the RF range in various NB, like 5.8 GHz. Moreover, the proposed antenna passed through optimization and synthesis processes based on computational intelligence tools. Genetic algorithm (GA), particle swarm optimization (PSO) algorithm, and artificial bee colony (ABC) algorithm are the used algorithms. As results, improved BW and the better antenna reflection coefficient were found. The computational simulations and the numerical analysis based on GA were performed using the HFSS software. In addition, numerical analyses with PSO and ABC algorithms were implemented in Java. For validation purposes, simulation results were compared with experimental results showing good agreement for all the proposed planar antennas prototypes developed in this work.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-07-03T12:46:24Z No. of bitstreams: 1 RafaelaGomesGoncalvesDeCarvalho_DISSERT.pdf: 3495415 bytes, checksum: 8f2ba59f5497dd2972e751f7feaa758f (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-07-06T15:18:49Z (GMT) No. of bitstreams: 1 RafaelaGomesGoncalvesDeCarvalho_DISSERT.pdf: 3495415 bytes, checksum: 8f2ba59f5497dd2972e751f7feaa758f (MD5) / Made available in DSpace on 2017-07-06T15:18:49Z (GMT). No. of bitstreams: 1 RafaelaGomesGoncalvesDeCarvalho_DISSERT.pdf: 3495415 bytes, checksum: 8f2ba59f5497dd2972e751f7feaa758f (MD5) Previous issue date: 2017-01-30 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior (CAPES) / A reconfigurabilidade ? uma caracter?stica muito importante nos sistemas modernos de comunica??o, pois permite que uma mesma estrutura se adapte aos diferentes cen?rios de uma mesma aplica??o, como por exemplo, radomes, r?dio cognitivo, e telas adaptativas que bloqueiam transmiss?es sem fio indesejadas. Essa caracter?stica pode ser alcan?ada mediante m?todos tradicionais, como o uso de dispositivos semicondutores ativos (diodos PIN, Schottky) ou capacitores vari?veis acoplados a cada elemento b?sico da superf?cie seletiva de frequ?ncia (FSS), sendo necess?rio o uso de um circuito separado para alimentar esses dispositivos. No entanto, estes m?todos requerem um n?mero elevado de elementos ativos, o que aumenta a complexidade e o custo de fabrica??o, abrindo espa?o para o surgimento de t?cnicas mais simples e robustas quanto ? seletividade, como a reconfigurabilidade mec?nica. Este trabalho consiste no desenvolvimento de uma superf?cie seletiva de frequ?ncia (FSS) reconfigur?vel, para operar na banda X, formada por patches condutores triangulares impressos em uma camada de diel?trico de fibra de vidro (FR-4). A FSS desenvolvida permite a reconfigura??o da frequ?ncia de resson?ncia a partir da varia??o do ?ngulo da onda incidente na estrutura, com polariza??o TE, e pode ser aplicada em sistemas de comunica??o via sat?lite a partir de uma interface microcontrolada. A an?lise da estrutura da FSS ? efetuada atrav?s do software Ansoft Designer do M?todo das Ondas ? WCIP. / Reconfigurability is a very important feature in modern communication systems because it allows the same structure to adapt to different scenarios of the same application, such as radomes, cognitive radio, and adaptive screens that block unwanted wireless transmissions. This characteristic can be achieved by traditional methods, such as the use of active semiconductor devices (PIN and Schottky diodes) or variable capacitors coupled to each basic element of the frequency selective surface (FSS), requiring the use of a separate circuit to feed these components. However, these methods require a high number of active elements, which increases the complexity and cost of manufacturing, opening space for the emergence of simpler and more robust techniques for selectivity, such as mechanical reconfigurability. This work consists of the development of a reconfigurable frequency selective surface (FSS), to operate in the X-band, composed of triangular patch elements printed on a dielectric layer of fiberglass (FR-4). The developed FSS allows the reconfiguration of the resonant frequency from the variation of the angle of the incident wave in the structure, in the TE polarization, and can be applied in satellite communication systems through a microcontrolled interface. The analysis of the structure of the FSS is done through Ansoft Designer software and WCIP method.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-09-04T20:55:30Z No. of bitstreams: 1 FelipeFerreiraDeAraujo_DISSERT.pdf: 2900111 bytes, checksum: 315d88ae28395a6225499dd53b02e23b (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-09-06T22:06:44Z (GMT) No. of bitstreams: 1 FelipeFerreiraDeAraujo_DISSERT.pdf: 2900111 bytes, checksum: 315d88ae28395a6225499dd53b02e23b (MD5) / Made available in DSpace on 2017-09-06T22:06:44Z (GMT). No. of bitstreams: 1 FelipeFerreiraDeAraujo_DISSERT.pdf: 2900111 bytes, checksum: 315d88ae28395a6225499dd53b02e23b (MD5) Previous issue date: 2017-01-30 / No Brasil e no mundo, a evolu??o do setor de telecomunica??es tem sido cada vez mais requisitada como uma clara consequ?ncia do crescimento exponencial da demanda por sistemas de comunica??o sem fio. Neste cen?rio, a integra??o de m?ltiplos padr?es wireless em uma ?nica plataforma, antena reconfigur?vel, tamb?m conhecida como antena sintoniz?vel, est? atraindo muita aten??o. Estruturas metasurfaces t?m sido extensivamente utilizadas nos ?ltimos anos para alcan?ar o aperfei?oamento de antenas, dentre eles, a reconfigura??o. Uma metasuperf?cie (tamb?m referida como um metafilm) ? o equivalente de uma superf?cie metamaterial. Mais precisamente, um metafilm ? uma superf?cie com uma distribui??o de pequenos dispersores arranjados ao longo de uma regi?o do espa?o, de modo a obter comportamentos eletromagn?ticos desej?veis. Para muitas aplica??es, metasuperf?cies podem ser usadas no lugar de metamateriais, pois possuem como vantagem principal ocupar menos espa?o f?sico do que as estruturas tridimensionais dos metamateriais, oferecendo a possibilidade de perdas reduzidas, o que tem gerado grande interesse. Neste contexto, esta disserta??o de mestrado apresenta a simula??o, o projeto e a implementa??o de estruturas de antenas planares acopladas a estruturas de metasurfaces a fim de realizar reconfigura??o de antenas em frequ?ncia, polariza??o e multibanda, para aplica??es em comunica??es sem fio. A an?lise das estruturas das antenas ? realizada com o aux?lio de ferramentas computacionais. Prot?tipos s?o constru?dos e medidos, para fins de comprova??o experimental. Os resultados obtidos em medi??es e simula??es apresentam uma boa concord?ncia. / All over the world, the evolution of the technological apparatus for telecommunications systems has been increasingly required, as a clear consequence of the exponentially growth in the demand for wireless communication services. Therefore, the integration of multiple wireless standards on a single platform, like a reconfigurable antenna, also known as tunable antenna, is attracting much attention. Metasurfaces structures have been extensively used in recent years to improve the performance of planar antennas for wireless applications, including reconfiguration. A metasurface (also referred to as a metafilm) is the equivalent of a metamateriaI surface. More precisely, one metafilm is a surface with a distribution of small scatterers arranged along a region of space, to achieve desirable electromagnetic behaviors. For many applications, metasurfaces can be used in place of metamaterials because they have the advantage of taking up less physical space than the three-dimensional structures of metamaterials, offering the possibility of reduced losses, which has generated great interest. Therefore, this master thesis presents the simulation, design and implementation of planar antenna structures coupled to metasurfaces structures in order to reconfigure frequency, polarization and multiband antennas for wireless communications applications. The analysis of the antenna structures is performed with the aid of computational tools. Prototypes are fabricated and measured for experimental verification purpose. Simulations and measurements results are in good agreement.

Submitted by Programa de P?s-Gradua??o Engenharia El?trica (ppgee@ifpb.edu.br) on 2018-04-17T16:59:08Z No. of bitstreams: 1 43- Thamyris da Silva Evangelista - DESENVOLVIMENTO DE SUPERF?CIE SELETIVA EM FREQU?NCIA RECONFIGUR?VEL BASEADA NA GEOMETRIA ESTRELA DE QUATRO BRA?OS PARA APLICA??O EM 2,4 GHz.pdf: 3077852 bytes, checksum: e604c3a3df9471f48941fe95027e6ad2 (MD5) / Approved for entry into archive by Programa de P?s-Gradua??o Engenharia El?trica (ppgee@ifpb.edu.br) on 2018-04-17T17:00:16Z (GMT) No. of bitstreams: 1 43- Thamyris da Silva Evangelista - DESENVOLVIMENTO DE SUPERF?CIE SELETIVA EM FREQU?NCIA RECONFIGUR?VEL BASEADA NA GEOMETRIA ESTRELA DE QUATRO BRA?OS PARA APLICA??O EM 2,4 GHz.pdf: 3077852 bytes, checksum: e604c3a3df9471f48941fe95027e6ad2 (MD5) / Made available in DSpace on 2018-04-17T17:00:16Z (GMT). No. of bitstreams: 1 43- Thamyris da Silva Evangelista - DESENVOLVIMENTO DE SUPERF?CIE SELETIVA EM FREQU?NCIA RECONFIGUR?VEL BASEADA NA GEOMETRIA ESTRELA DE QUATRO BRA?OS PARA APLICA??O EM 2,4 GHz.pdf: 3077852 bytes, checksum: e604c3a3df9471f48941fe95027e6ad2 (MD5) Previous issue date: 2018-03-26 / IFPB / Diante da atual demanda dos sistemas de telecomunica??es, as superf?cies seletivas em frequ?ncia, FSS ativas e passivas, v?m atraindo a aten??o de diversos grupos de pesquisa por suas in?meras aplica??es, tais como: refletores de antena, janelas eficientes, paredes inteligentes, entre outras. Neste cen?rio, neste trabalho ? apresentado o desenvolvimento de uma superf?cie seletiva em frequ?ncia reconfigur?vel baseada na geometria estrela de quatro bra?os para aplica??o na faixa de 2400-2483,5 MHz dos padr?es IEEE 802.11b/g/n (Wi-Fi) e IEEE 802.15 (Bluetooth). Como elemento de comuta??o foi utilizado o diodo PIN. S?o apresentados resultados num?ricos, obtidos utilizando o software comercial ANSYS Designer que se baseia no M?todo dos Momentos, MoM, e resultados experimentais, observando-se uma boa concord?ncia entre os mesmos. No estado ligado (ON), a partir da aplica??o de uma tens?o de V = 1,8 V, a FSS rejeita a faixa de frequ?ncia de 2,4 GHz. Para o estado desligado, (OFF) a FSS deixa de atenuar esta faixa de frequ?ncia. Tamb?m foram realizadas medi??es da intensidade do sinal de Wi-Fi com o aux?lio do software Homedale e os resultados obtidos foram bastante satisfat?rios, confirmando a efici?ncia da geometria proposta.

Made available in DSpace on 2014-12-17T14:55:47Z (GMT). No. of bitstreams: 1 CarlosAAS_DISSERT_1-60.pdf: 4186909 bytes, checksum: cebf9d80edc07d16ef618a3095ead927 (MD5) Previous issue date: 2010-06-30 / This study shows the implementation and the embedding of an Artificial Neural Network (ANN) in hardware, or in a programmable device, as a field programmable gate array (FPGA). This work allowed the exploration of different implementations, described in VHDL, of multilayer perceptrons ANN. Due to the parallelism inherent to ANNs, there are disadvantages in software implementations due to the sequential nature of the Von Neumann architectures. As an alternative to this problem, there is a hardware implementation that allows to exploit all the parallelism implicit in this model. Currently, there is an increase in use of FPGAs as a platform to implement neural networks in hardware, exploiting the high processing power, low cost, ease of programming and ability to reconfigure the circuit, allowing the network to adapt to different applications. Given this context, the aim is to develop arrays of neural networks in hardware, a flexible architecture, in which it is possible to add or remove neurons, and mainly, modify the network topology, in order to enable a modular network of fixed-point arithmetic in a FPGA. Five synthesis of VHDL descriptions were produced: two for the neuron with one or two entrances, and three different architectures of ANN. The descriptions of the used architectures became very modular, easily allowing the increase or decrease of the number of neurons. As a result, some complete neural networks were implemented in FPGA, in fixed-point arithmetic, with a high-capacity parallel processing / Este estudo consiste na implementa??o e no embarque de uma Rede Neural Artificial (RNA) em hardware, ou seja, em um dispositivo program?vel do tipo field programmable gate array (FPGA). O presente trabalho permitiu a explora??o de diferentes implementa??es, descritas em VHDL, de RNA do tipo perceptrons de m?ltiplas camadas. Por causa do paralelismo inerente ?s RNAs, ocorrem desvantagens nas implementa??es em software, devido ? natureza sequencial das arquiteturas de Von Neumann. Como alternativa a este problema, surge uma implementa??o em hardware que permite explorar todo o paralelismo impl?cito neste modelo. Atualmente, verifica-se um aumento no uso do FPGA como plataforma para implementar as Redes Neurais Artificiais em hardware, explorando o alto poder de processamento, o baixo custo, a facilidade de programa??o e capacidade de reconfigura??o do circuito, permitindo que a rede se adapte a diferentes aplica??es. Diante desse contexto, objetivou-se desenvolver arranjos de redes neurais em hardware, em uma arquitetura flex?vel, nas quais fosse poss?vel acrescentar ou retirar neur?nios e, principalmente, modificar a topologia da rede, de forma a viabilizar uma rede modular em aritm?tica de ponto fixo, em um FPGA. Produziram-se cinco s?nteses de descri??es em VHDL: duas para o neur?nio com uma e duas entradas, e tr?s para diferentes arquiteturas de RNA. As descri??es das arquiteturas utilizadas tornaram-se bastante modulares, possibilitando facilmente aumentar ou diminuir o n?mero de neur?nios. Em decorr?ncia disso, algumas redes neurais completas foram implementadas em FPGA, em aritm?tica de ponto fixo e com alta capacidade de processamento paralelo