Die kontinuierliche Skalierung der planaren MOSFETs war in den vergangenen 40 Jahren der Schlüssel, um die Bauelemente immer kleiner und leistungsfähiger zu gestalten. Hinzu kamen Techniken zur mechanischen Verspannung, Verfahren zur Kurzzeitausheilung, die in-situ-dotierte Epitaxie und neue Materialien, wie das High-k-Gateoxid in Verbindung mit Titannitrid als Gatemetall. Jedoch erschwerten Kurzkanaleffekte und eine zunehmende Streuung der elektrischen Eigenschaften die Verkleinerung der planaren Transistoren erheblich. Somit gelangten die planaren MOSFETs mit der aktuellen 28 nm-Technologie teilweise an die Grenzen ihrer Funktionalität. Diese Arbeit beschäftigt sich daher mit der Integration von Multi-Gate-Transistoren auf Basis einer 22 nm-Technologie, welche eine bessere Steuerfähigkeit des Gatekontaktes aufweisen und somit die Fortführung der Skalierung ermöglichen. Zudem standen die Anforderungen eines stabilen und kostengünstigen Herstellungsprozesses als Grundvoraussetzung zur Übernahme in die Volumenproduktion stets mit im Vordergrund. Die Simulationen der Tri-Gate-Transistoren stellten dabei den ersten Schritt hin zu einer Multi-Gate-Technologie dar. Ihre Prozessabfolge unterscheidet sich von den planaren Transistoren nur durch die Formierung der Finnen und bietet damit die Möglichkeit eines hybriden 22 nm-Prozesses. Am Beispiel der Tri-Gate-Transistoren wurden zudem die Auswirkungen der Kristallorientierung, der mechanischen Verspannung und der Überlagerungseffekte es elektrischen Feldes auf die Leistungsfähigkeit von Multi-Gate-Strukturen analysiert. Im nächsten Schritt wurden Transistoren mit vollständig verarmten Kanalgebieten untersucht. Sie weisen aufgrund einer niedrigen Kanaldotierung eine Volumeninversion, eine höhere Ladungsträgerbeweglichkeit und eine geringere Anfälligkeit gegenüber der zufälligen Dotierungsfluktuation auf, welche für leistungsfähige Multi-Gate-Transistoren entscheidende Kriterien sind. Zu den betrachteten Varianten zählen die planaren ultradünnen SOI-MOSFETs, die klassischen FinFETs mit schmalen hohen Finnen und die vertikalen Nanowire-Transistoren. Anschließend wurden die Vor- und Nachteile der verschiedenen Transistorstrukturen für eine mittel- bis langfristige industrielle Nutzung betrachtet. Dazu erfolgte eine Analyse der statistischen Schwankungen und eine Skalierung hin zur 14 nm-Technologie. Eine Zusammenfassung aller Ergebnisse und ein Ausblick auf die mögliche Übernahme der Konzepte in die Volumenproduktion schließen die Arbeit ab. / Within the past 40 years the continuous scaling of planar MOSFETs was key to shrink the devices and to improve their performance. Techniques like mechanical stressing, rapid thermal annealing and in-situ doped epitaxial growing as well as novel materials, such as high-k-gate-oxide in combination with titanium nitride as metal-gate, has been introduced. However, short-channel-effects and increased scattering of electrical proper-ties significantly complicate the scaling of planar transistors. Thus, the planar MOSFETs gradually reached their limits of functionality with the current 28 nm technology node. For that reason, this work focuses on integration of multi-gate transistors based on a 22 nm technology, which show an improved gate control and allow a continuous scaling. Furthermore, the requirements of a stable and cost-efficient process as decisive condition for mass fabrication were always taken into account. The simulations of the tri-gate transistors present the first step toward a multi-gate technology. The process sequence differs from the planar one solely by a fin formation and offers the possibility of a hybrid 22 nm process. Also, the impact of crystal orientation, mechanical stress and superposition of electrical fields on the efficiency of multi-gate structures were analyzed for the tri-gate transistors. In a second step transistors with fully depleted channel regions were studied. Due to low channel doping they are showing a volume inversion, a higher carrier mobility and a lower sensitivity to random doping fluctuations, which are essential criteria for powerful multi-gate transistors. Reviewed structure variants include planar ultra-thin-body-SOI-MOSFETs, classic FinFETs with a tall, narrow fins and vertical nanowire transistors. Then advantages and disadvantages of the considered transistor structures have been observed for a medium to long term industrial use. For this purpose, an analysis of statistical fluctuations and the scaling-down to 14 nm technology was carried out. A summary of all results and an outlook to the transfer of concepts into mass fabrication complete this work.

Proefschr. Rijksuniversiteit Groningen. / Met lit.opg.-Met samenvatting in het Nederlands.

Heutzutage werden riesige Datenmengen zwischen Endgeräten und Cloud-Servern verschoben. Cloud-Computing war nach Bloomberg bereits für 1% des weltweiten Stromverbrauchs im Jahr 2021 verantwortlich. Darüber hinaus kann die monopolartige Speicherung personenbezogener Daten schwerwiegende Auswirkungen auf die Gesellschaften unserer Welt haben. Um persönlichen Datenschutz und einen nachhaltigen Energieverbrauch zu gewährleisten, bedarf es einer Datenverarbeitung direkt am Endgerät; bezeichnet als Edge Computing. In diesem Zuge wird die Nachfrage nach individuell gestalteten Edge-Geräten rapide ansteigen. Der neu entstehende Markt bietet der organischen elektrochemischen Elektronik eine große Chance, vor allem für bioelektronische Anwendungen; allerdings muss die Chipintegration verbessert werden. In dieser Arbeit habe ich elektrochemische organische Elektronik für die Integration in Computersysteme untersucht. Insbesondere habe ich einen festen, photostrukturierbaren Elektrolyten entwickelt, der die Integration von OECTs ohne Kreuzkommunikation zwischen Bauteilen ermöglicht. Die OECTs arbeiten bei Spannungen unter 1V und schalten mit einem großen An/Aus-Verhältnis von 5 Größenordnungen und einer Unterschwellenschwingung nahe des thermodynamischen Minimums von 60mV/Dekade. Darüber hinaus wurden bei der Untersuchung der Hysterese des Bauelements drei verschiedene Hystereseregime identifiziert. Anschließend untersuchte ich die Schaltdynamik des OECTs und demonstrierte ein Top-Gate-OECT mit einer maximalen Betriebsfrequenz von 1 kHz. Beim Versuch, die komplexe Wechselwirkung zwischen Ionen und Elektronen in integrierten OECTs zu verstehen, habe ich einen grundlegenden elektrochemischen Mechanismus identifiziert. Die Abhängigkeit dieses Mechanismus’ von der Gate-Größe und der Drain-Überlapplänge wurde aufgezeigt und dieses Wissen zur Optimierung elektrochemischer Inverter genutzt. Zur Darstellung von OECT-basierten Schaltungskomponenten habe ich verschiedene Halbleiter verwendet und entsprechende Inverter hergestellt. Schließlich wurde die Hysterese eines einzigen ambipolaren Inverters zur Demonstration eines dynamischen Klinkenschalters genutzt. Im Rahmen dieser Arbeit habe ich die OECT-Technologie von den Anfängen bis hin zu integrierten Schaltkreiskomponenten entwickelt. Ich glaube, dass diese Arbeit ein Startschuss für Wissenschaftler und Ingenieure sein wird, um die OECT-Technologie in der realen Welt des Edge Computing einzusetzen. / Nowadays, vast amounts of data are shuttled between end-user devices and cloud servers. This cloud computing paradigm was, according to Bloomberg, already responsible for 1% of the world’s electricity usage in 2021. Moreover, the monopoly-like storage of personal data can have a severe impact on the world’s societies. To guarantee data privacy and sustainable energy consumption in future, data computation directly at the end-user site is mandatory. This computing paradigm is called edge computing. Owing to the vast amount of end-user-specific applications, the demand for individually designed edge devices will rapidly increase. In this newly approaching market, organic electrochemical electronics offer a great opportunity, especially for bioelectronic applications; however, the integration into low-power-consuming systems has to be improved. In this work, I investigated electrochemical organic electronics for their integration into computational systems. In particular, I developed a solid photopatternable electrolyte that allows integrating organic electrochemical transistors (OECTs) without cross-talk between adjacent devices. The OECTs operate at voltages below 1 V, and exhibit a large on/off ratio of 5 orders of magnitude and a subthreshold-swing close to the thermodynamic minimum of 60mV/dec. Moreover, investigating the device’s hysteresis, three distinct hysteresis regimes were identified; the RC-time-dominated regime I, the retention time governed regime II, and the time-independent stable regime III. I then examined the OECT’s switching dynamics and, subsequently, demonstrated a top-gate device with a maximum operating frequency of 1 kHz. Trying to understand the complex interaction between ions and electrons in integrated OECTs, I disclosed a fundamental electrochemical mechanism and named it the electrochemical electrode coupling (EEC). The EEC’s dependence on gate size and drain overlap length was rigorously shown, and this knowledge was used to optimize electrochemical inverters. Yet, to exemplify OECT-based circuit components, I employed various semiconductors and fabricated five inverters, each with its unique advantage. Finally, the ambipolar inverter’s hysteresis was used to demonstrate a single-device dynamic latch, a basic in-memory computational element. In this thesis, I developed the OECT technology from an infancy stage to integrated circuit components. I believe that this work will be a starting signal for scientists and engineers to bring the OECT technology into real-world edge computing.

Die kontinuierliche Skalierung der planaren MOSFETs war in den vergangenen 40 Jahren der Schlüssel, um die Bauelemente immer kleiner und leistungsfähiger zu gestalten. Hinzu kamen Techniken zur mechanischen Verspannung, Verfahren zur Kurzzeitausheilung, die in-situ-dotierte Epitaxie und neue Materialien, wie das High-k-Gateoxid in Verbindung mit Titannitrid als Gatemetall. Jedoch erschwerten Kurzkanaleffekte und eine zunehmende Streuung der elektrischen Eigenschaften die Verkleinerung der planaren Transistoren erheblich. Somit gelangten die planaren MOSFETs mit der aktuellen 28 nm-Technologie teilweise an die Grenzen ihrer Funktionalität. Diese Arbeit beschäftigt sich daher mit der Integration von Multi-Gate-Transistoren auf Basis einer 22 nm-Technologie, welche eine bessere Steuerfähigkeit des Gatekontaktes aufweisen und somit die Fortführung der Skalierung ermöglichen. Zudem standen die Anforderungen eines stabilen und kostengünstigen Herstellungsprozesses als Grundvoraussetzung zur Übernahme in die Volumenproduktion stets mit im Vordergrund. Die Simulationen der Tri-Gate-Transistoren stellten dabei den ersten Schritt hin zu einer Multi-Gate-Technologie dar. Ihre Prozessabfolge unterscheidet sich von den planaren Transistoren nur durch die Formierung der Finnen und bietet damit die Möglichkeit eines hybriden 22 nm-Prozesses. Am Beispiel der Tri-Gate-Transistoren wurden zudem die Auswirkungen der Kristallorientierung, der mechanischen Verspannung und der Überlagerungseffekte es elektrischen Feldes auf die Leistungsfähigkeit von Multi-Gate-Strukturen analysiert. Im nächsten Schritt wurden Transistoren mit vollständig verarmten Kanalgebieten untersucht. Sie weisen aufgrund einer niedrigen Kanaldotierung eine Volumeninversion, eine höhere Ladungsträgerbeweglichkeit und eine geringere Anfälligkeit gegenüber der zufälligen Dotierungsfluktuation auf, welche für leistungsfähige Multi-Gate-Transistoren entscheidende Kriterien sind. Zu den betrachteten Varianten zählen die planaren ultradünnen SOI-MOSFETs, die klassischen FinFETs mit schmalen hohen Finnen und die vertikalen Nanowire-Transistoren. Anschließend wurden die Vor- und Nachteile der verschiedenen Transistorstrukturen für eine mittel- bis langfristige industrielle Nutzung betrachtet. Dazu erfolgte eine Analyse der statistischen Schwankungen und eine Skalierung hin zur 14 nm-Technologie. Eine Zusammenfassung aller Ergebnisse und ein Ausblick auf die mögliche Übernahme der Konzepte in die Volumenproduktion schließen die Arbeit ab.:Symbol- und Abkürzungsverzeichnis 1 Einleitung 2 Grundlagen und Entwicklung der CMOS-Technologie 2.1 Planare Transistoren 2.1.1 Theoretische Grundlagen von MOSFETs 2.1.2 Skalierung und Kurzkanalverhalten planarer Transistoren 2.1.3 Mechanische Verspannung von Silizium 2.1.4 Techniken zur mechanischen Verspannung 2.2 Multi-Gate-Transistoren 2.2.1 Multi-Gate-Strukturen 2.2.2 Überlagerungseffekte 2.2.3 Quanteneffekte 2.3 Stand der Technik 3 Grundlagen der Simulation 3.1 Prozesssimulation 3.1.1 Abscheiden und Abtragen von Schichten 3.1.2 Implantation 3.1.3 Thermische Ausheilung mit Diffusion 3.2 Bauelementesimulation 3.2.1 Grundgleichungen und Ladungsträgertransport 3.2.2 Bandlückenverengung 3.2.3 Generation und Rekombination 3.2.4 Ladungsträgerbeweglichkeit 3.2.5 Effekte der mechanischen Verspannung 3.2.6 Ladungsträgerquantisierung 3.3 Kalibrierung der Modellparameter 3.3.1 Prozessparameter 3.3.2 Modellparameter 4 Planare Transistoren auf Basis einer 22 nm-Technologie 4.1 Transistoraufbau 4.1.1 Replacement-Gate-Prozess 4.1.2 In-situ-dotierte Source-Drain-Gebiete 4.1.3 Haloimplantation 4.1.4 Elemente der mechanischen Verspannung 4.2 Charakterisierung des elektrischen Verhaltens 4.2.1 Stationäres Verhalten 4.2.2 Gatesteuerung und Kurzkanaleffekte 4.2.3 Dynamisches Verhalten 5 Tri-Gate-Transistoren 5.1 Prozessintegration und Transistoraufbau 5.1.1 Anforderungen an hochintegrierte Schaltkreise 5.1.2 Hybride CMOS-Technologie 5.1.3 Strukturierung der Finne 5.1.4 Geometrieabhängiges Dotierungsprofil 5.2 Charakterisierung des elektrischen Verhaltens 5.2.1 Stationäres Verhalten 5.2.2 Kurzkanaleffekte und Gatesteuerung 5.2.3 Eckeneffekt 5.2.4 Eckenimplantation 5.2.5 Finnengeometrie 5.2.6 Dynamisches Verhalten 5.3 Optimierung der Tri-Gate-Struktur 5.3.1 Gestaltung der epitaktischen Source-Drain-Gebiete 5.3.2 Mechanisch verspanntes Isolationsoxid 5.3.3 Substratorientierung 6 Transistoren mit vollständig verarmtem Kanal 6.1 Ultra-Dünne-SOI-MOSFETs 6.1.1 Prozessintegration 6.1.2 Charakterisierung des elektrischen Verhaltens 6.2 FinFETs 6.2.1 Prozessintegration 6.2.2 Charakterisierung des elektrischen Verhaltens 6.3 Vertikale Nanowire-MOSFETs 6.3.1 Prozessintegration 6.3.2 Strukturierung des Aktivgebiets 6.3.3 Charakterisierung des elektrischen Verhaltens 6.3.4 Asymmetrisches Dotierungsprofil 6.3.5 Mechanische Verspannung 7 Skalierung und statistische Schwankungen der Strukturen 7.1 Skalierung zur 14 nm-Technologie 7.1.1 Leistungsfähigkeit 7.1.2 Kurzkanalverhalten und Steuerfähigkeit 7.2 Statistische Schwankungen 7.2.1 Impedanz-Feld-Methode 7.2.2 Zufällige Dotierungsfluktuation 7.2.3 Fixe Ladungen im Oxid 7.2.4 Metall-Gate-Granularität 7.2.5 Geometrische Variationen 7.2.6 Kombination der Störquellen 8 Zusammenfassung und Ausblick Anhang Literaturverzeichnis Danksagung Acknowledgement / Within the past 40 years the continuous scaling of planar MOSFETs was key to shrink the devices and to improve their performance. Techniques like mechanical stressing, rapid thermal annealing and in-situ doped epitaxial growing as well as novel materials, such as high-k-gate-oxide in combination with titanium nitride as metal-gate, has been introduced. However, short-channel-effects and increased scattering of electrical proper-ties significantly complicate the scaling of planar transistors. Thus, the planar MOSFETs gradually reached their limits of functionality with the current 28 nm technology node. For that reason, this work focuses on integration of multi-gate transistors based on a 22 nm technology, which show an improved gate control and allow a continuous scaling. Furthermore, the requirements of a stable and cost-efficient process as decisive condition for mass fabrication were always taken into account. The simulations of the tri-gate transistors present the first step toward a multi-gate technology. The process sequence differs from the planar one solely by a fin formation and offers the possibility of a hybrid 22 nm process. Also, the impact of crystal orientation, mechanical stress and superposition of electrical fields on the efficiency of multi-gate structures were analyzed for the tri-gate transistors. In a second step transistors with fully depleted channel regions were studied. Due to low channel doping they are showing a volume inversion, a higher carrier mobility and a lower sensitivity to random doping fluctuations, which are essential criteria for powerful multi-gate transistors. Reviewed structure variants include planar ultra-thin-body-SOI-MOSFETs, classic FinFETs with a tall, narrow fins and vertical nanowire transistors. Then advantages and disadvantages of the considered transistor structures have been observed for a medium to long term industrial use. For this purpose, an analysis of statistical fluctuations and the scaling-down to 14 nm technology was carried out. A summary of all results and an outlook to the transfer of concepts into mass fabrication complete this work.:Symbol- und Abkürzungsverzeichnis 1 Einleitung 2 Grundlagen und Entwicklung der CMOS-Technologie 2.1 Planare Transistoren 2.1.1 Theoretische Grundlagen von MOSFETs 2.1.2 Skalierung und Kurzkanalverhalten planarer Transistoren 2.1.3 Mechanische Verspannung von Silizium 2.1.4 Techniken zur mechanischen Verspannung 2.2 Multi-Gate-Transistoren 2.2.1 Multi-Gate-Strukturen 2.2.2 Überlagerungseffekte 2.2.3 Quanteneffekte 2.3 Stand der Technik 3 Grundlagen der Simulation 3.1 Prozesssimulation 3.1.1 Abscheiden und Abtragen von Schichten 3.1.2 Implantation 3.1.3 Thermische Ausheilung mit Diffusion 3.2 Bauelementesimulation 3.2.1 Grundgleichungen und Ladungsträgertransport 3.2.2 Bandlückenverengung 3.2.3 Generation und Rekombination 3.2.4 Ladungsträgerbeweglichkeit 3.2.5 Effekte der mechanischen Verspannung 3.2.6 Ladungsträgerquantisierung 3.3 Kalibrierung der Modellparameter 3.3.1 Prozessparameter 3.3.2 Modellparameter 4 Planare Transistoren auf Basis einer 22 nm-Technologie 4.1 Transistoraufbau 4.1.1 Replacement-Gate-Prozess 4.1.2 In-situ-dotierte Source-Drain-Gebiete 4.1.3 Haloimplantation 4.1.4 Elemente der mechanischen Verspannung 4.2 Charakterisierung des elektrischen Verhaltens 4.2.1 Stationäres Verhalten 4.2.2 Gatesteuerung und Kurzkanaleffekte 4.2.3 Dynamisches Verhalten 5 Tri-Gate-Transistoren 5.1 Prozessintegration und Transistoraufbau 5.1.1 Anforderungen an hochintegrierte Schaltkreise 5.1.2 Hybride CMOS-Technologie 5.1.3 Strukturierung der Finne 5.1.4 Geometrieabhängiges Dotierungsprofil 5.2 Charakterisierung des elektrischen Verhaltens 5.2.1 Stationäres Verhalten 5.2.2 Kurzkanaleffekte und Gatesteuerung 5.2.3 Eckeneffekt 5.2.4 Eckenimplantation 5.2.5 Finnengeometrie 5.2.6 Dynamisches Verhalten 5.3 Optimierung der Tri-Gate-Struktur 5.3.1 Gestaltung der epitaktischen Source-Drain-Gebiete 5.3.2 Mechanisch verspanntes Isolationsoxid 5.3.3 Substratorientierung 6 Transistoren mit vollständig verarmtem Kanal 6.1 Ultra-Dünne-SOI-MOSFETs 6.1.1 Prozessintegration 6.1.2 Charakterisierung des elektrischen Verhaltens 6.2 FinFETs 6.2.1 Prozessintegration 6.2.2 Charakterisierung des elektrischen Verhaltens 6.3 Vertikale Nanowire-MOSFETs 6.3.1 Prozessintegration 6.3.2 Strukturierung des Aktivgebiets 6.3.3 Charakterisierung des elektrischen Verhaltens 6.3.4 Asymmetrisches Dotierungsprofil 6.3.5 Mechanische Verspannung 7 Skalierung und statistische Schwankungen der Strukturen 7.1 Skalierung zur 14 nm-Technologie 7.1.1 Leistungsfähigkeit 7.1.2 Kurzkanalverhalten und Steuerfähigkeit 7.2 Statistische Schwankungen 7.2.1 Impedanz-Feld-Methode 7.2.2 Zufällige Dotierungsfluktuation 7.2.3 Fixe Ladungen im Oxid 7.2.4 Metall-Gate-Granularität 7.2.5 Geometrische Variationen 7.2.6 Kombination der Störquellen 8 Zusammenfassung und Ausblick Anhang Literaturverzeichnis Danksagung Acknowledgement

In dieser Arbeit wurde untersucht, wie gut bestimmte aliphatische Verbindungen, die selbstorganisierende Monolagen bilden, als Dielektrikum für organische Transistoren geeignet sind. Die auf Silicium- und Aluminiumoberflächen adsorbierten Verbindungen wurden mittels Ellipsometrie, AFM, STM und XPS charakterisiert, und die Packungsdichte, Ordnung und Oberflächenbelegung der Monolagen ermittelt. Zwischen den experimentellen Ergebnissen und denen von Computersimulationen der räumlichen Anordnung der Moleküle ergab sich eine gute Übereinstimmung. Alle untersuchten Monolagen zeigen keine Fernordnung. Der Grad der Nahordnung hängt von der Wahl der Anker- und Endgruppe ab. Die größte Packungsdichte wurde für die Verbindungen mit Phosphonsäure-Ankergruppe und Methyl-Endgruppe festgestellt. Für Monolagen der Verbindung n-Octadecylphosphonsäure auf Aluminium wurde ein Molekülabstand von 0.35 nm ermittelt. Mit dieser Verbindung als Gate-Dielektrikum wurden funktionsfähige organische Transistoren und integrierte Schaltungen demonstriert.

Organic transistors have attracted significant research interest in recent years due to their promises of mechanical flexibility and low-cost fabrication. Possible innovative applications include wearable electronic sensor systems, as well as mass-produced, inexpensive localization tags for logistics. However, the limited charge carrier mobility in organic semiconductor materials, contact resistance at the organic-metal interface and comparably long transistor channel lengths result low-speed organic transistors and low current densities compared with conventional inorganic transistors. The organic permeable base transistor (OPBT) is a disruptive transistor architecture that overcomes some of these drawbacks by providing a vertical transistor channel, which is much shorter than in lateral channel organic transistor devices. Consequently, it has been shown to be the fastest organic transistor to date with a transition frequency of 40 MHz, driving currents up to the kA/cm^2 regime. Nevertheless, the OPBT has not yet reached the application stage and its production has been limited to lab-scale devices deposited onto rigid glass substrates. Issues include low yield, large leakage currents, and unknown reliability of the devices. This work addresses these problems by transferring OPBTs to flexible polymer substrates and introducing a controlled and easily reproducible manufacturing technique for the crucial base oxide layer by electrochemical anodization. The anodization technique allows the creation of defined insulating layers, leading to devices with significantly reduced leakage currents and consequently very large transmission factors of 99.9996%. An investigation into the electrical stability of OPBTs shows that the devices are suitable as switching transistors in active matrix organic light emitting displays (AMOLED). In this application, the OPBT demonstrates its strengths particularly well, because fast operation and high current densities are needed. With this thesis a series of milestones on the path to commercial viability of the OPBT have been reached, making the device fit for large-scale production and integration into flexible electronic circuits, allowing it to drive the bendable organic displays of the future.:1 Introduction 2 Fundamentals 3 Experimental 4 Results – Flexible Devices 5 Results – Anodization of the Base Layer 6 Results – TEM Investigations 7 Results – Electrical Stress Measurements 8 Conclusion and Outlook / Durch die Aussicht auf mechanische Flexibilität und kostengünstige Herstellung haben Organische Transistoren in den vergangenen Jahren erhebliches Forschungsinteresse geweckt. Innovative Anwendungsideen umfassen tragbare elektronische Sensorsysteme und massenproduzierte, preiswerte Ortungsetiketten für die Logistik. Leider führen die geringe Ladungsträgermobilität in organischen Halbleitermaterialien, Kontaktwiderstände am Organik-Metall-Übergang und vergleichsweise große Kanallängen der Transistoren dazu, dass organische Transistoren langsamer sind und geringere Stromdichten aufweisen als anorganische Transistoren. Der Organic Permeable Base Transistor (Organischer Transistor mit durchlässiger Basis, OPBT) stellt eine bahnbrechende Transistorarchitektur dar, die mithilfe eines vertikalen Transistorkanals einige der vorgenannten Nachteile überwindet. Dadurch ist die Kanallänge deutlich kleiner, als das bei lateralen organischen Transistorbauteilen der Fall ist. Infolgedessen kann er sich als der bisher schnellste organische Transistor mit einer Transitfrequenz von 40 MHz behaupten und Stromdichten bis in den kA/cm^2 Bereich treiben. Nichtsdestotrotz hat der OPBT bislang keine Anwendungsreife erreicht und wird derzeit nur im Labormaßstab auf starren Glassubstraten hergestellt. Hindernisse sind die geringe Produktionsausbeute, große Leckströme und die unklare Zuverlässigkeit der Bauteile. Diese Arbeit nimmt die eben genannten Herausforderungen in Angriff. Es werden OPBTs auf flexible Polymersubstrate übertragen, sowie eine kontrollierte und einfach reproduzierbare Herstellungsmethode für das wichtige Basisoxid durch elektrochemische Anodisierung eingeführt. Die Anodisierungsmethode lässt definierte Isolationsschichten entstehen, was zu stark reduzierten Leckströmen und folglich zu sehr großen Transmissionsfaktoren von 99,9996% führt. Die Untersuchung der elektrischen Stabilität von OPBTs zeigt, dass die Bauteile als Schalttransistoren in organischen Aktiv-Matrix-Displays geeignet sind. Für diese Anwendung sind die Stärken von OPBTs besonders relevant, weil kurze Schaltzeiten und hohe Stromdichten benötigt werden. Mit der vorliegenden Arbeit wird eine Reihe von Meilensteinen auf dem Weg zur kommerziellen Anwendbarkeit von OPBTs erreicht. Damit ist das Bauteil reif für die großtechnische Produktion und die Integration in flexible elektronische Schaltkreise, die die biegsamen organischen Displays der Zukunft ansteuern werden.:1 Introduction 2 Fundamentals 3 Experimental 4 Results – Flexible Devices 5 Results – Anodization of the Base Layer 6 Results – TEM Investigations 7 Results – Electrical Stress Measurements 8 Conclusion and Outlook

In dieser Arbeit wurde untersucht, wie gut bestimmte aliphatische Verbindungen, die selbstorganisierende Monolagen bilden, als Dielektrikum für organische Transistoren geeignet sind. Die auf Silicium- und Aluminiumoberflächen adsorbierten Verbindungen wurden mittels Ellipsometrie, AFM, STM und XPS charakterisiert, und die Packungsdichte, Ordnung und Oberflächenbelegung der Monolagen ermittelt. Zwischen den experimentellen Ergebnissen und denen von Computersimulationen der räumlichen Anordnung der Moleküle ergab sich eine gute Übereinstimmung. Alle untersuchten Monolagen zeigen keine Fernordnung. Der Grad der Nahordnung hängt von der Wahl der Anker- und Endgruppe ab. Die größte Packungsdichte wurde für die Verbindungen mit Phosphonsäure-Ankergruppe und Methyl-Endgruppe festgestellt. Für Monolagen der Verbindung n-Octadecylphosphonsäure auf Aluminium wurde ein Molekülabstand von 0.35 nm ermittelt. Mit dieser Verbindung als Gate-Dielektrikum wurden funktionsfähige organische Transistoren und integrierte Schaltungen demonstriert.

Organic thin film transistors (TFT) are an attractive option for low cost electronic applications and may be used for active matrix displays and for RFID applications. To extend the range of applications there is a need to develop and optimise the performance of non-volatile memory devices that are compatible with the solution-processing fabrication procedures used in plastic electronics. A possible candidate is an organic TFT incorporating the ferroelectric co-polymer poly(vinylidenefluoride-trifluoroethylene)(P(VDF-TrFE)) as the gate insulator. Dielectric measurements have been carried out on all-organic metal-insulator-semiconductor structures with the ferroelectric polymer poly(vinylidenefluoride-trifluoroethylene) (P(VDF-TrFE)) as the gate insu-lator. The capacitance spectra of MIS devices, were measured under different biases, showing the effect of charge accumulation and depletion on the Maxwell-Wagner peak. The position and height of this peak clearly indicates the lack of stable depletion behavior and the decrease of mobility when increasing the depletion zone width, i.e. upon moving into the P3HT bulk. The lack of stable depletion was further investigated with capacitance-voltage (C-V) measurements. When the structure was driven into depletion, C-V plots showed a positive flat-band voltage shift, arising from the change in polarization state of the ferroelectric insulator. When biased into accumulation, the polarization was reversed. It is shown that the two polarization states are stable i.e. no depolarization occurs below the coercive field. However, negative charge trapped at the semiconductor-insulator interface during the depletion cycle masks the negative shift in flat-band voltage expected during the sweep to accumulation voltages. The measured output characteristics of the studied ferroelectric-field-effect transistors confirmed the results of the C-V plots. Furthermore, the results indicated a trapping of electrons at the positively charged surfaces of the ferroelectrically polarized P(VDF-TrFE) crystallites near the insulator/semiconductor in-terface during the first poling cycles. The study of the MIS structure by means of thermally stimulated current (TSC) revealed further evidence for the stability of the polarization under depletion voltages. It was shown, that the lack of stable depletion behavior is caused by the compensation of the orientational polarization by fixed electrons at the interface and not by the depolarization of the insulator, as proposed in several publications. The above results suggest a performance improvement of non-volatile memory devices by the optimization of the interface. / Organische Transistoren sind besonders geeignet für die Herstellung verschiedener preisgünstiger, elektronischer Anwendungen, wie zum Beispiel Radio-Frequenz-Identifikations-Anhänger (RFID). Für die Erweiterung dieser Anwendung ist es notwendig die Funktion von organischen Speicherelementen weiter zu verbessern. Das ferroelektrische Polymer Poly(vinylidene-Fluoride-Trifluoroethylene) (P(VDF-TrFE)) eignet sich besonders gut als remanent polarisierbarer Isolator in Dünnschich-Speicherelementen. Um Schalt- und Polarisationsverhalten solcher Speicherelemente zu untersuchen, wurden P(VDF-TrFE)-Kondensatoren und Metall-Halbleiter-Isolator-Proben sowie ferroelektrische Feld-Effekt-Transistoren (Fe-FET) aus dem Halbleiter Poly(3-Hexylthiophene) (P3HT) und P(VDF-TrFE) hergestellt und dielektrisch untersucht. Die Charakterisierung der MIS-Strukturen mittels spannungsabhängiger Kapazitätsspektren machte deutlich, dass es nicht möglich ist, einen stabilen Verarmungzustand (Aus-Zustand) zu realisieren. Kapazität-Spannungs-Messungen (C-V) an MIS-Proben mit uni/bi-polaren Spannungszyklen zeigten eine stabile ferroelektrische Polarisation des P(VDF-TrFE)-Films. Eine Depolarisation des Isolators durch den Mangel an Minoritäts-Ladungsträgern konnte als Grund für die Instabilität des Verarmungs-Zustandes ausgeschlossen werden. Die C-V-Kurven wiesen vielmehr auf die Existenz fixierter, negativer Ladungsträger an der Grenzfläche hin. Zusammenfassend kann festgestellt werden: die Ursache der Ladungsträgerinstabilitäten in organischen ferroelektrischen Speicherelementen ist auf die Kompensation der ferroelektrischen Orientierungspolarisation durch "getrappte"(fixierte) negative Ladungsträger zurückzuführen. Dieses Ergebnis liefert nun eine Grundlage für die Optimierung der Isolator/Halbleiter-Grenzfläche mit dem Ziel, die Zahl der Fallenzustände zu minimieren. Auf diesem Wege könnte die Stabilität des Speicherzustandes in organischen Dünnschichtspeicherelementen deutlich verbessert werden.

In dieser Arbeit werden Speichertransistoren mit Oxid-Nitrid-Oxid-Speicherschicht und lokaler Ladungsspeicherung untersucht, die zur nichtflüchtigen Speicherung von Informationen genutzt werden. Charakteristisch für diese Transistoren ist, dass an beiden Enden des Transistorkanals innerhalb der Isolationsschicht Informationen in Form von Ladungspaketen unabhängig und getrennt voneinander gespeichert werden. Für das Auslesen, Programmieren und Löschen der Speichertransistoren werden die physikalischen Hintergründe diskutiert und grundlegende Algorithmen zur Implementierung dieser Operationen auf einer typischen Speicherfeldarchitektur aufgezeigt. Für Standard-MOS-Transistoren wird ein Kurzkanal-Schwellspannungsmodell abgeleitet und analytisch gelöst. Anhand dieser Modellgleichung werden die bekannten Kurzkanaleffekte betrachtet. Weiterhin wird ein Modell zur Berechnung des Drainstroms von Kurzkanaltransistoren im Subthreshold-Arbeitsbereich abgeleitet und gezeigt, dass sich die Drain-Source-Leckströme bei Kurzkanaltransistoren vergrößern. Die Erweiterung des Schwellspannungsmodells für Standard-MOS-Transistoren auf den Fall der lokalen Ladungsspeicherung innerhalb der Isolationsschicht erlaubt die Ableitung eines Schwellspannungsmodells für Oxid-Nitrid-Oxid-Transistoren mit lokaler Ladungsspeicherung. Dieses Modell gestattet die qualitative und quantitative Diskussion der Erhöhung der Schwellspannung durch die lokale Injektion von Ladungsträgern beim Programmiervorgang. Weiterhin ist es mit diesem Modell möglich, die Trennung der an beiden Kanalenden des Transistors gespeicherten Informationen beim Auslesevorgang qualitativ zu erklären und diese Bittrennung in Abhängigkeit von der Drainspannung zu berechnen. Für Langkanalspeichertransistoren wird eine analytische Näherungslösung des Schwellspannungsmodells angegeben, während das Kurzkanalverhalten durch die numerische Lösung der Modellgleichung bestimmt werden kann. Für Langkanalspeichertransistoren wird ein Subthreshold-Modell zur Berechnung des Drainstroms abgeleitet. Dieses Modell zeigt, dass sich die Leckströme von programmierten Speichertransistoren im Vergleich zu Standard-MOS-Transistoren gleicher Schwellspannung vergrößern. Die Ursache dieses Effekts, die Verringerung der Subthreshold-Steigung von Transistoren im programmierten Zustand, wird analysiert. Für einige praktische Beispiele wird die Anwendung der hergeleiteten Modellgleichungen beim Entwurf von Flash-Speichern demonstriert. / In this work, memory transistors with an oxide-nitride-oxide trapping-layer and local charge storage, which are used for non-volatile information storage, are examined. Characteristic for these transistors is an independent and separated storage of information by charge packages, located at both sides of the transistor channel, in the insulation layer. The physical backgrounds for reading, programming and erasing the memory transistors are discussed, and basic algorithms are shown for implementing these operations on a typical memory array architecture. For standard MOS-transistors a short channel threshold model is derived and solved analytically. By using these model equations, the known short channel effects are considered. Further, a model for calculating the drain current of short channel transistors in the subthreshold operation region is derived. This model is used to show the increase of drain-source leakage currents in short channel transistors. By extending the standard MOS-transistor threshold voltage model for local charge storage in the insulation layers, the derivation of a threshold voltage model for oxide-nitride-oxide transistors with local charge storage is enabled. This model permits the quantitative and qualitative discussion of the increase in threshold voltage caused by local injection of charges during programming. Furthermore, with this model, the separation of the information, which are stored at both sides of the transistor channel, in the read-out operation is explained qualitatively, and the bit separation is calculated dependent on the drain voltage. For long channel memory transistors an analytical approximation of the threshold voltage model is given, whereas the short channel behaviour can be determined by solving the model equation numerically. For long channel memory transistors, a subthreshold model for calculating the drain current is derived. This model shows the increase in leakage current of programmed memory transistors in comparision to standard MOS-transistors. The root cause of this effect, the reduced subthreshold swing of transistors in the programmed state, is analysed. The application of the derived model equations for the development of flash memories is demonstrated with some practical examples.

Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründet. / As conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed.