A demanda por vídeos de resolução ultra-alta (além de 1920x1080 pontos) levou à necessidade de desenvolvimento de padrões de codificação de vídeo novos e mais eficientes para prover alta eficiência de compressão. O novo padrão High Efficiency Video Coding (HEVC), publicado em 2013, atinge o dobro da eficiência de compressão (ou 50% de redução no tamanho do vídeo codificado) comparado com o padrão mais eficiente até então, e mais utilizado no mercado, o padrão H.264/AVC (Advanced Video Coding). O HEVC atinge este resultado ao custo de uma elevação da complexidade computacional das ferramentas inseridas no codificador e decodificador. O aumento do esforço computacional do padrão HEVC e as limitações de potência das tecnologias de fabricação em silício atuais tornam essencial o desenvolvimento de aceleradores de hardware para partes importantes da aplicação do HEVC. Aceleradores de hardware fornecem maior desempenho e eficiência energética para aplicações específicas que os processadores de propósito geral. Uma análise da aplicação do HEVC realizada neste trabalho identificou as partes mais importantes do HEVC do ponto de vista do esforço computacional, a saber, o Filtro de Interpolação de Ponto Fracionário, o Filtro de Deblocagem e o cálculo da Soma das Diferenças Absolutas. Uma análise de tempo de execução do Filtro de Interpolação indica um grande potencial de economia de potência/energia pela adaptação do acelerador de hardware à carga de trabalho variável. Esta tese introduz novas contribuições no tema de aceleradores dedicados e reconfiguráveis para o padrão HEVC. Aceleradores de hardware dedicados para o Filtro de Interpolação de Pixel Fracionário, para o Filtro de Deblocagem, e para o cálculo da Soma das Diferenças Absolutas, são propostos, projetados e avaliados nesta tese. A arquitetura de hardware proposta para o filtro de interpolação atinge taxa de processamento similar ao estado da arte, enquanto reduz a área do hardware para este bloco em 50%. A arquitetura de hardware proposta para o filtro de deblocagem também atinge taxa de processamento similar ao estado da arte com uma redução de 5X a 6X na contagem de gates e uma redução de 3X na dissipação de potência. A nova análise comparativa proposta para os elementos de processamento do cálculo da Soma das Diferenças Absolutas introduz diversas alternativas de projeto de arquitetura com diferentes resultados de área, desempenho e potência. A nova arquitetura reconfigurável para o filtro de interpolação do padrão HEVC fornece 57% de redução de área em tempo de projeto e adaptação da potência/energia em tempo-real a cada imagem processada, o que ainda não é suportado pelas arquiteturas do estado da arte para o filtro de interpolação. Adicionalmente, a tese propõe um novo esquema de alocação de aceleradores em tempo-real para arquiteturas reconfiguráveis baseadas em tiles de processamento e de grão-misto, o que reduz em 44% (23% em média) o “overhead” de comunicação comparado com uma estratégia first-fit com reuso de datapaths, para números diferentes de tiles e organizações internas de tile. Este esquema de alocação leva em conta a arquitetura interna para alocar aceleradores de uma maneira mais eficiente, evitando e minimizando a comunicação entre tiles. Os aceleradores e técnicas dedicadas e reconfiguráveis propostos nesta tese proporcionam implementações de codificadores de vídeo de nova geração, além do HEVC, com melhor área, desempenho e eficiência em potência. / The demand for ultra-high resolution video (beyond 1920x1080 pixels) led to the need of developing new and more efficient video coding standards to provide high compression efficiency. The High Efficiency Video Coding (HEVC) standard, published in 2013, reaches double compression efficiency (or 50% reduction in size of coded video) compared to the most efficient video coding standard at that time, and most used in the market, the H.264/AVC (Advanced Video Coding) standard. HEVC reaches this result at the cost of high computational effort of the tools included in the encoder and decoder. The increased computational effort of HEVC standard and the power limitations of current silicon fabrication technologies makes it essential to develop hardware accelerators for compute-intensive computational kernels of HEVC application. Hardware accelerators provide higher performance and energy efficiency than general purpose processors for specific applications. An HEVC application analysis conducted in this work identified the most compute-intensive kernels of HEVC, namely the Fractional-pixel Interpolation Filter, the Deblocking Filter and the Sum of Absolute Differences calculation. A run-time analysis on Interpolation Filter indicates a great potential of power/energy saving by adapting the hardware accelerator to the varying workload. This thesis introduces new contributions in the field of dedicated and reconfigurable hardware accelerators for HEVC standard. Dedicated hardware accelerators for the Fractional Pixel Interpolation Filter, the Deblocking Filter and the Sum of Absolute Differences calculation are herein proposed, designed and evaluated. The interpolation filter hardware architecture achieves throughput similar to the state of the art, while reducing hardware area by 50%. Our deblocking filter hardware architecture also achieves similar throughput compared to state of the art with a 5X to 6X reduction in gate count and 3X reduction in power dissipation. The thesis also does a new comparative analysis of Sum of Absolute Differences processing elements, in which various architecture design alternatives with different area, performance and power results were introduced. A novel reconfigurable interpolation filter hardware architecture for HEVC standard was developed, and it provides 57% design-time area reduction and run-time power/energy adaptation in a picture-by-picture basis, compared to the state-of-the-art. Additionally a run-time accelerator binding scheme is proposed for tile-based mixed-grained reconfigurable architectures, which reduces the communication overhead, compared to first-fit strategy with datapath reusing scheme, by up to 44% (23% on average) for different number of tiles and internal tile organizations. This run-time accelerator binding scheme is aware of the underlying architecture to bind datapaths in an efficient way, to avoid and minimize inter-tile communications. The new dedicated and reconfigurable hardware accelerators and techniques proposed in this thesis enable next-generation video coding standard implementations beyond HEVC with improved area, performance, and power efficiency.

Esta tese apresenta um novo método para interpolação de vistas em vídeos usando câmeras ao longo de um baseline baseado em uma triangulação 2D. A imagem de referência é primeiramente particionada em regiões triangulares usando informação de bordas e escala, visando colocar vértices ao longo das bordas da imagem e aumentar o número de triângulos em regiões texturadas. Um algoritmo de casamento de regiões é então usado para encontrar a disparidade inicial de cada triângulo, e uma etapa de refinamento é aplicada para mudar a disparidade nos vértices dos triângulos, gerando um mapa de disparidade linear em trechos. Uma simples etapa de pós-processamento é aplicada para conectar os triângulos com disparidade semelhante, gerando uma malha 3D relacionada a cada câmera, que são usadas para gerar novas vistas sintéticas ao longo do mesmo baseline das câmeras. Para gerar vistas com menos artefatos temporais (flickering), foi proposta uma abordagem para atualizar a malha 3D inicial dinamicamente, movendo, removendo e inserindo vértices a cada quadro baseado no fluxo óptico. Esta abordagem permite relacionar triângulos da malha ao longo do tempo, e uma combinação de Modelo Oculto de Markov, aplicado nos triângulos que persistem ao longo do tempo, com Filtro de Kalman, aplicado nos vértices, permite a geração de uma mapa de disparidade com coerência temporal. Com a abordagem proposta, o processo de gerar vistas interpoladas se reduz à trivial tarefa de renderizar uma malha poligonal, algo que pode ser feito muito rapidamente, principalmente quando placas gráficas são utilizadas. Além disso, as vistas geradas não possuem buracos, diferente de muitas técnicas de interpolação de vistas baseadas em pixels que requerem procedimentos de pós-processamento para preencher buracos. Os resultados experimentais indicam que a abordagem proposta foi capaz de gerar vistas interpoladas visualmente coerentes em vídeos desafiadores, com luz natural e movimento de câmera. Além disso, uma avaliação quantitativa usando métricas de qualidade de vídeos mostrou que as sequências de video interpoladas são melhores que abordagens competitivas. / This thesis presents a new method for video view interpolation using multiview linear camera arrays based on 2D domain triangulation. The domain of the reference image is initially partitioned into triangular regions using edge and scale information, aiming to place vertices along image edges and to increase the number of triangles in textured regions. A region-based matching algorithm is then used to find an initial disparity for each triangle, and a refinement stage is applied to change the disparity at the vertices of the triangles, generating a piecewise linear disparity map. A simple post-processing procedure is applied to connect the triangles with similar disparities, generating a full 3D mesh related to each camera (view), which are used to generate the new synthesized views along the cameras baseline. In order to generate views with less temporal flickering artifacts, we propose a scheme to update the initial 3D mesh dynamically, by moving, deleting and inserting vertices at each frame based on optical flow. This approach allows to relate triangles of the mesh across time, and a combination of Hidden Markov Models (HMMs), applied to time-persistent triangles, with the Kalman Filter, applied to vertices, so that temporal consistency can also be obtained. With the proposed framework, view interpolation reduces to the trivial task of rendering polygonal meshes, which can be done very fast, particularly when GPUs are employed. Furthermore, the generated views are hole-free, unlike most point-based view interpolation schemes that require some kind of post-processing procedures to fill holes. Experimental results indicate that our approach was able to generate visually coherent in-between interpolated views for challenging, real-world videos with natural lighting and camera movement.

Dissertação (mestrado)—Universidade de Brasília, Intituto de Ciências Exatas, Departamento de Ciência da Computação, 2013. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-10-22T15:20:13Z No. of bitstreams: 1 2013_IvoSocratesMoraesOliveira.pdf: 6931125 bytes, checksum: b450c9c7809a3a328b4c6d6fe6e13d6b (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-10-22T15:50:56Z (GMT) No. of bitstreams: 1 2013_IvoSocratesMoraesOliveira.pdf: 6931125 bytes, checksum: b450c9c7809a3a328b4c6d6fe6e13d6b (MD5) / Made available in DSpace on 2013-10-22T15:50:56Z (GMT). No. of bitstreams: 1 2013_IvoSocratesMoraesOliveira.pdf: 6931125 bytes, checksum: b450c9c7809a3a328b4c6d6fe6e13d6b (MD5) / A monitoração eletrônica baseada em vídeo digital tem se tornado chave para a eficácia de diversas atividades, pois permite a identificação eficiente de anomalias no local monitorado, a identificação de indivíduos suspeitos e o esclarecimento de fatos, entre outras atividades. Portanto, surge a necessidade de algoritmos de rastreamento visual de baixa complexidade, que visa oferecer a capacidade de identificação da trajetória de indivíduos em sistemas de monitoração eletrônica em ambientes restritos. Esses algoritmos podem permitir uma compactação diferenciada em uma região de interesse, permitindo melhor desempenho na maioria dos padrões de codificação de vídeo, como o High Efficiency Video Coding (HEVC). Este trabalho propõe um algoritmo de rastreamento que utiliza o método de Otimização por Enxame de Partículas (PSO - Particle Swarm Optimization) com uma função de custo calculada por uma Função Discriminante Linear (LDF - Linear Discriminant Function), que utiliza histograma RGB (Red, Green and Blue) dos blocos de cada partícula para caracterização do objeto alvo. De forma sucinta, o algoritmo desenvolvido realiza, após o segundo quadro capturado, a detecção do objeto alvo, através da estimação de movimento e obtenção do fluxo óptico. Este processo é realizado para o treinamento da função de custo do método de PSO. Como mencionado anteriormente, a função de custo foi desenvolvida utilizando Funções Discriminantes Lineares, que são treinadas com base em histogramas RGB de blocos sobre o quadro atual de cada partícula para a caracterização do objeto alvo. A partir das características são formadas duas classes a alvo e a não alvo. Logo em seguida, é chamado um novo quadro que terá o alvo rastreado através do método de PSO, que se baseia em três elementos essenciais, a inércia, melhor posição local e melhor posição global. Estes elementos são utilizados para atualizar o deslocamento do enxame e, consequentemente, acompanhar o alvo. As atualizações da melhor posição local e melhor posição global são definidas pela avaliação da proximidade obtida entre o valor atual e o centroide da classe alvo obtido durante o treinamento. Através dos testes do foram identificadas as seguintes características do algoritmo proposto: rápida convergência, pois foram obtidos bons resultados no algoritmo com poucas iterações no método de PSO; baixo custo computacional, se comparado com métodos determinísticos comuns, pois realiza uma quantidade menor de operações; capacidade de tratar oclusões que não superam um quarto (1/4) da resolução do vídeo e capacidade satisfatória de rastreamento de objeto com movimentos arbitrários e abruptos. ______________________________________________________________________________ ABSTRACT / Electronic monitoring-based on digital video has become a key element to the effectiveness of several activities, such as an efficient identification of anomalies in the monitored environment, the identification of suspects and clarification of facts, among others. Therefore, the need of visual tracking algorithms with low computational complexity that allow identification of the subjects' trajectory in electronic monitoring systems has increase. These algorithms can al-low differential coding in different image regions, allowing better performance in most video coding standard, as the High Efficiency Video Coding (HEVC). In this work it is propose an algorithm that uses Particle Swarm Optimization (PSO), as tracking method, along with a cost function calculated by a Linear Discriminant Functions (LDF) which utilizes RGB (Red, Green and Blue) histogram of image blocks for each particle to characterize the target object. Succinctly, the developed algorithmdetects the target object through motion estimation and obtains the optical flow after the second captured frame. This process is performed for training of the cost function for the PSO method. As mentioned before the cost function is implemented using Linear Discriminant Functions, which are train based on RGB histograms of blocks about the current frame of each particle to characterize of the target object. The characteristics are divided into two classes target and non-target. Then, for the new frame the object will be tracked by the PSO method, which is based on three key elements: inertia, local best position and global best position. These elements are used to update the displacement of the swarm and consequently track the target. Updates to the global best position and local best position are de ned through an evaluation of the proximity obtained between the current value and the centroid of a target class obtained during training. Through empirically test the following features of the proposed algorithm were identi ed: fast convergence, due to appropriate results obtained with few it-erations; low computational cost, when compared to common deterministic methods, because it signi cantly reduces the amount of operations; an ability to treat occlusions which do not exceed one-quarter (1/4) of the resolution of the video frame and satisfactory object tracking capability in objects with arbitrary and abrupt movements.

Orientadores: Neucimar Jeronimo Leite, Jorge Stolfi / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-09T20:36:43Z (GMT). No. of bitstreams: 1 Minetto_Rodrigo_M.pdf: 4634555 bytes, checksum: 6335c719fb04357e47f9dd14b51fbaa9 (MD5) Previous issue date: 2007 / Resumo: Nosso objetivo nesta dissertação é a detecção robusta de movimento de câmera (tilt, pan, roll e zoom) em vídeos. Para tanto, desenvolvemos um algoritmo original para esta tarefa, baseado em um ajuste ponderado de mínimos quadrados de um fluxo ótico, onde um procedimento iterativo é utilizado para melhorar o peso de cada vetor. Além da detecção de movimento de câmera, nosso algoritmo fornece uma análise quantitativa precisa e confiável dos movimentos. Este também fornece uma segmentação grosseira de cada quadro em duas regiões, "objeto" e "fundo", correspondentes às partes estacionárias e com movimento na cena, respectivamente. Experimentos com vídeos reais mostram que o algoritmo é rápido e eficaz, mesmo para cenas com movimento substancial de objetos / Abstract: Our goal in this dissertation is the reliable detection of camera motion (tilt, pan, roll and zoom) in videos. We propose an original algorithm for this task based on weighted leastsquare fitting of the optical flow, where an iterative procedure is used to improve the weight of each flow vector. Besides detecting camera motion, our algorithm provides a precise and reliable quantitative analysis of the movements. It also provides a rough segmentation of each frame into two regions, "foreground" and "background", corresponding to the moving and stationary parts of the scene, respectively. Tests with real videos show that the algorithm is fast and effective, even for scenes with substantial object motion / Mestrado / Processamento de Imagens / Mestre em Ciência da Computação

A demanda por vídeos de resolução ultra-alta (além de 1920x1080 pontos) levou à necessidade de desenvolvimento de padrões de codificação de vídeo novos e mais eficientes para prover alta eficiência de compressão. O novo padrão High Efficiency Video Coding (HEVC), publicado em 2013, atinge o dobro da eficiência de compressão (ou 50% de redução no tamanho do vídeo codificado) comparado com o padrão mais eficiente até então, e mais utilizado no mercado, o padrão H.264/AVC (Advanced Video Coding). O HEVC atinge este resultado ao custo de uma elevação da complexidade computacional das ferramentas inseridas no codificador e decodificador. O aumento do esforço computacional do padrão HEVC e as limitações de potência das tecnologias de fabricação em silício atuais tornam essencial o desenvolvimento de aceleradores de hardware para partes importantes da aplicação do HEVC. Aceleradores de hardware fornecem maior desempenho e eficiência energética para aplicações específicas que os processadores de propósito geral. Uma análise da aplicação do HEVC realizada neste trabalho identificou as partes mais importantes do HEVC do ponto de vista do esforço computacional, a saber, o Filtro de Interpolação de Ponto Fracionário, o Filtro de Deblocagem e o cálculo da Soma das Diferenças Absolutas. Uma análise de tempo de execução do Filtro de Interpolação indica um grande potencial de economia de potência/energia pela adaptação do acelerador de hardware à carga de trabalho variável. Esta tese introduz novas contribuições no tema de aceleradores dedicados e reconfiguráveis para o padrão HEVC. Aceleradores de hardware dedicados para o Filtro de Interpolação de Pixel Fracionário, para o Filtro de Deblocagem, e para o cálculo da Soma das Diferenças Absolutas, são propostos, projetados e avaliados nesta tese. A arquitetura de hardware proposta para o filtro de interpolação atinge taxa de processamento similar ao estado da arte, enquanto reduz a área do hardware para este bloco em 50%. A arquitetura de hardware proposta para o filtro de deblocagem também atinge taxa de processamento similar ao estado da arte com uma redução de 5X a 6X na contagem de gates e uma redução de 3X na dissipação de potência. A nova análise comparativa proposta para os elementos de processamento do cálculo da Soma das Diferenças Absolutas introduz diversas alternativas de projeto de arquitetura com diferentes resultados de área, desempenho e potência. A nova arquitetura reconfigurável para o filtro de interpolação do padrão HEVC fornece 57% de redução de área em tempo de projeto e adaptação da potência/energia em tempo-real a cada imagem processada, o que ainda não é suportado pelas arquiteturas do estado da arte para o filtro de interpolação. Adicionalmente, a tese propõe um novo esquema de alocação de aceleradores em tempo-real para arquiteturas reconfiguráveis baseadas em tiles de processamento e de grão-misto, o que reduz em 44% (23% em média) o “overhead” de comunicação comparado com uma estratégia first-fit com reuso de datapaths, para números diferentes de tiles e organizações internas de tile. Este esquema de alocação leva em conta a arquitetura interna para alocar aceleradores de uma maneira mais eficiente, evitando e minimizando a comunicação entre tiles. Os aceleradores e técnicas dedicadas e reconfiguráveis propostos nesta tese proporcionam implementações de codificadores de vídeo de nova geração, além do HEVC, com melhor área, desempenho e eficiência em potência. / The demand for ultra-high resolution video (beyond 1920x1080 pixels) led to the need of developing new and more efficient video coding standards to provide high compression efficiency. The High Efficiency Video Coding (HEVC) standard, published in 2013, reaches double compression efficiency (or 50% reduction in size of coded video) compared to the most efficient video coding standard at that time, and most used in the market, the H.264/AVC (Advanced Video Coding) standard. HEVC reaches this result at the cost of high computational effort of the tools included in the encoder and decoder. The increased computational effort of HEVC standard and the power limitations of current silicon fabrication technologies makes it essential to develop hardware accelerators for compute-intensive computational kernels of HEVC application. Hardware accelerators provide higher performance and energy efficiency than general purpose processors for specific applications. An HEVC application analysis conducted in this work identified the most compute-intensive kernels of HEVC, namely the Fractional-pixel Interpolation Filter, the Deblocking Filter and the Sum of Absolute Differences calculation. A run-time analysis on Interpolation Filter indicates a great potential of power/energy saving by adapting the hardware accelerator to the varying workload. This thesis introduces new contributions in the field of dedicated and reconfigurable hardware accelerators for HEVC standard. Dedicated hardware accelerators for the Fractional Pixel Interpolation Filter, the Deblocking Filter and the Sum of Absolute Differences calculation are herein proposed, designed and evaluated. The interpolation filter hardware architecture achieves throughput similar to the state of the art, while reducing hardware area by 50%. Our deblocking filter hardware architecture also achieves similar throughput compared to state of the art with a 5X to 6X reduction in gate count and 3X reduction in power dissipation. The thesis also does a new comparative analysis of Sum of Absolute Differences processing elements, in which various architecture design alternatives with different area, performance and power results were introduced. A novel reconfigurable interpolation filter hardware architecture for HEVC standard was developed, and it provides 57% design-time area reduction and run-time power/energy adaptation in a picture-by-picture basis, compared to the state-of-the-art. Additionally a run-time accelerator binding scheme is proposed for tile-based mixed-grained reconfigurable architectures, which reduces the communication overhead, compared to first-fit strategy with datapath reusing scheme, by up to 44% (23% on average) for different number of tiles and internal tile organizations. This run-time accelerator binding scheme is aware of the underlying architecture to bind datapaths in an efficient way, to avoid and minimize inter-tile communications. The new dedicated and reconfigurable hardware accelerators and techniques proposed in this thesis enable next-generation video coding standard implementations beyond HEVC with improved area, performance, and power efficiency.

Esta tese apresenta um novo método para interpolação de vistas em vídeos usando câmeras ao longo de um baseline baseado em uma triangulação 2D. A imagem de referência é primeiramente particionada em regiões triangulares usando informação de bordas e escala, visando colocar vértices ao longo das bordas da imagem e aumentar o número de triângulos em regiões texturadas. Um algoritmo de casamento de regiões é então usado para encontrar a disparidade inicial de cada triângulo, e uma etapa de refinamento é aplicada para mudar a disparidade nos vértices dos triângulos, gerando um mapa de disparidade linear em trechos. Uma simples etapa de pós-processamento é aplicada para conectar os triângulos com disparidade semelhante, gerando uma malha 3D relacionada a cada câmera, que são usadas para gerar novas vistas sintéticas ao longo do mesmo baseline das câmeras. Para gerar vistas com menos artefatos temporais (flickering), foi proposta uma abordagem para atualizar a malha 3D inicial dinamicamente, movendo, removendo e inserindo vértices a cada quadro baseado no fluxo óptico. Esta abordagem permite relacionar triângulos da malha ao longo do tempo, e uma combinação de Modelo Oculto de Markov, aplicado nos triângulos que persistem ao longo do tempo, com Filtro de Kalman, aplicado nos vértices, permite a geração de uma mapa de disparidade com coerência temporal. Com a abordagem proposta, o processo de gerar vistas interpoladas se reduz à trivial tarefa de renderizar uma malha poligonal, algo que pode ser feito muito rapidamente, principalmente quando placas gráficas são utilizadas. Além disso, as vistas geradas não possuem buracos, diferente de muitas técnicas de interpolação de vistas baseadas em pixels que requerem procedimentos de pós-processamento para preencher buracos. Os resultados experimentais indicam que a abordagem proposta foi capaz de gerar vistas interpoladas visualmente coerentes em vídeos desafiadores, com luz natural e movimento de câmera. Além disso, uma avaliação quantitativa usando métricas de qualidade de vídeos mostrou que as sequências de video interpoladas são melhores que abordagens competitivas. / This thesis presents a new method for video view interpolation using multiview linear camera arrays based on 2D domain triangulation. The domain of the reference image is initially partitioned into triangular regions using edge and scale information, aiming to place vertices along image edges and to increase the number of triangles in textured regions. A region-based matching algorithm is then used to find an initial disparity for each triangle, and a refinement stage is applied to change the disparity at the vertices of the triangles, generating a piecewise linear disparity map. A simple post-processing procedure is applied to connect the triangles with similar disparities, generating a full 3D mesh related to each camera (view), which are used to generate the new synthesized views along the cameras baseline. In order to generate views with less temporal flickering artifacts, we propose a scheme to update the initial 3D mesh dynamically, by moving, deleting and inserting vertices at each frame based on optical flow. This approach allows to relate triangles of the mesh across time, and a combination of Hidden Markov Models (HMMs), applied to time-persistent triangles, with the Kalman Filter, applied to vertices, so that temporal consistency can also be obtained. With the proposed framework, view interpolation reduces to the trivial task of rendering polygonal meshes, which can be done very fast, particularly when GPUs are employed. Furthermore, the generated views are hole-free, unlike most point-based view interpolation schemes that require some kind of post-processing procedures to fill holes. Experimental results indicate that our approach was able to generate visually coherent in-between interpolated views for challenging, real-world videos with natural lighting and camera movement.

O vídeo digital vem se inserindo gradativamente no contexto da educação presencial e a distância. Neste sentido, a presente pesquisa objetiva analisar, dentre as propostas contempladas nos 15 editais propostos pela SEAD/UFRGS, e que cobrem o período de 2001 a 2011, aquelas que tenham este tipo de Objeto de Aprendizagem na sua concepção, bem como seus espaços de armazenamento e disseminação, com vistas a verificar sua funcionalidade. O referencial teórico contextualiza os temas: imagem digital; vídeo e vídeo digital – evolução, armazenamento e disseminação; vídeo educativo; repositórios de vídeo; Objetos de Aprendizagem; além de abordar a SEAD/UFRGS, enquanto órgão responsável pelos editais. O estudo tem caráter exploratório com abordagem quantitativa e qualitativa utilizando questionário para a coleta de dados. Os sujeitos da pesquisa detêm-se em quatro projetos contemplados pelos editais da SEAD/UFRGS. Levanta dados sobre aspectos da produção, da disponibilização e do uso do vídeo criado/desenvolvido. Busca entender como se deu a participação da SEAD no processo de produção, armazenamento e disponibilização. Como resultado estabelece que o uso do vídeo digital ainda não é uma prática constante entre os docentes, quer seja em sala de aula ou em ambientes de Educação a Distância, mas verifica que o professor considera este um recurso importante no ensino; que o docente não tem, ainda, o hábito de fazer trabalhos colaborativos neste meio, mas entende como importante produzir desta forma. Sinaliza que os respondentes não fazem parte de redes ou comunidades virtuais relacionadas ao produto vídeo digital; que consideram importante ter seus vídeos disponíveis em Repositórios Institucionais, mas, no entanto, não tem nenhum canal próprio nos repositórios de vídeo disponíveis. Conclui, pelos dados coletados, que aqueles que já tiveram alguma experiência com o uso do vídeo continuarão a investir neste tipo de material institucional. Relaciona as contribuições que o estudo traz às diferentes áreas no contexto das universidades. Sugere novos estudos, aprofundando as análises, abordando outros temas ligados ao uso do vídeo, em especial voltado à disseminação da produção científica. / Digital video has been gradually introduced in the context of both distance and presence education. Thus this research aims to analyze, among the proposals covered in 15 invitations to bid offered by SEAD/UFRGS, and covering the period 2001 to 2011, those who have this type of learning object in its conceiving, as well as spaces of storage and dissemination, in order to verify its functionality. The theoretical framework contextualizes the themes: digital image, video and digital video – evolution, storage and distribution; educational video; video repositories; learning objects; apart from discussing SEAD/UFRGS as the body responsible for the invitation to bid. The study has an exploratory nature based in quantitative and qualitative approach, by using a questionnaire to collect data. Its subjects are four projects covered by the SEAD/UFRGS’s invitations to bid. It collects data on aspects of production, availability and use of the created or developed videos. It seeks to understand how was the SEAD participation in the production, storage and release process. As a result states that the use of digital video is not yet an established practice among teachers, whether in the classroom or in distance learning environments, but remarks that the teacher considers it an important resource in teaching; also that the he does not has the habit of doing collaborative work in this medium, but understands how important is to produce this way. It indicates that the respondents are not part of networks or virtual communities related to digital video products; as well that they consider important to have their videos available in institutional repositories, although they have no dedicated channel video available in the repositories. It concludes, based on the data collected, that those who have already had some experience with the use of video will continue to invest in this type of institutional material. It lists the contributions that the study brings to the different areas in the academic field. It suggests further studies to deepen the review by addressing other subjects related to the use of video, particularly focused on the dissemination of scientific production.

Este trabalho trata da aplicação de técnicas de minimização de consumo de potência para blocos digitais para o algoritmo de SAD e o decodificador H.264/AVC Intra-Only. Na descrição de hardware são acrescidas as técnicas de paralelismo e pipeline. Na síntese física e lógica, incluem-se as técnicas de inativação do relógio ( clock gating), múltiplas tensões de threshold, diferentes tecnologias e diferentes tensões de alimentação. A síntese é feita nas ferramentas da CadenceTM com exploração arquitetural e apresenta uma menor energia por operação, quando exigido desempenho equivalente (isoperformance ) para SAD, em baixa frequência, alto paralelismo e, principalmente, com um estágio de pipeline. Além disso, tecnologias CMOS mais avançadas diminuem o consumo de potência dinâmica e, em alguns casos, também diminuem a potência estática por gate equivalente, se utilizadas células High-VT e tensão de alimentação a menor possível. Outro fator a ser destacado é o uso do clock gating que no caso das arquiteturas de SAD, em vez de diminuir, aumenta o consumo de potência dinâmica. Neste trabalho foi realizada a síntese do decodificador Intra-Only. O decodificador com clock gating apresenta um menor consumo de potência, mostrando um caso em que esta técnica é benéfica. Além disso, a utilização de uma tecnologia CMOS 65 nm e, consequentemente, tensão de alimentação menor, levou a uma sensível diminuição no consumo de potência em relação a outros trabalhos similares. / This work presents low-power techniques applications to digital blocks in the SAD algorithm and in the Intra-Only H.264/AVC decoder. In the hardware description, we add parallelism and pipeline techniques. In the logical and physical synthesis exploration, includes the clock gating, multiple threshold voltage, different technologies and multiple supply voltage. The synthesis are done in the CadenceTM tools and show a smaller energy per operation in isoperformance for SAD at low frequency, high parallelism and, mainly, with one pipeline stage. In addition to that, more advanced CMOS technologies decrease the dynamic power consumption and, also, decrease the static power for equivalent gates, if using High-VT cells and lowest possible power supply. Another factor is the clock gating use that in the SAD architecture, instead of decreasing, increases the dynamic power consumption. In this work the design of an Intra-Only H.264/AVC Decoder was performed. This design with clock gating presents lower power consumption, showing a case in which this technique is beneficial in terms of dynamic power. Besides that, the 65 nm CMOS technology uses a lower power supply, resulting in lower power consumption in comparison to other related works.

Apesar de as capacidades de transmissão e de armazenamento dos dispositivos continuarem crescendo, a compressão ainda é essencial em aplicações que trabalham com vídeo. Com a compressão reduz-se significativamente a quantidade de bits necessários para se representar uma seqüência de vídeo. Dentre os padrões de compressão de vídeo digital, o mais novo é o H.264/AVC. Este padrão alcança as mais elevadas taxas de compressão se comparado com os padrões anteriores mas, por outro lado, possui uma elevada complexidade computacional. A complexidade computacional elevada dificulta o desenvolvimento em software de aplicações voltadas a definições elevadas de imagem, considerando a tecnologia atual. Assim, tornam-se indispensáveis implementações em hardware. Neste escopo, este trabalho aborda o desenvolvimento de uma arquitetura para estimação de movimento de blocos de tamanhos variáveis segundo o padrão H.264/AVC de compressão de vídeo digital. Esta arquitetura utiliza o algoritmo full search e SAD como critério de similaridade. Além disso, a arquitetura é capaz de gerar os 41 diferentes vetores de movimento referentes a um macrobloco e definidos pelo padrão. A solução arquitetural proposta neste trabalho foi descrita em VHDL e mapeada para FPGAs da Xilinx. Também foi desenvolvida uma versão standard cell da arquitetura. Considerando-se as versões da arquitetura com síntese direcionada para FPGA, os resultados mostraram que a arquitetura pode ser utilizada em aplicações voltadas para alta definição como SDTV ou HDTV. Para a versão standard cells da arquitetura os resultados indicam que ela pode ser utilizada para aplicações SDTV. / The transmission and storage capabilities of the digital communications and processing continue to grow. However, compression is still necessary in video applications. With compression, the amount of bits necessary to represent a video sequence is dramatically reduced. Amongst the video compression standards, the latest one is the H.264/AVC. This standard reaches the highest compression rates when compared to the previous standards. On the other hand, it has a high computational complexity. This high computational complexity makes it difficult the development of applications targeting high definitions when a software implementation running in a current technology is considered. Thus, hardware implementations become essential. Addressing the hardware architectures, this work presents the architectural design for the variable block-size motion estimation defined in the H.264/AVC standard. This architecture is based on full search motion estimation algorithm and SAD calculation. This architecture is able to produce the 41 motion vectors within a macroblock that are specified in the standard. The architecture designed in this work was described in VHDL and it was mapped to Xilinx FPGAs. Extensive simulations of the hardware architecture and comparisons to the software implementation of the same variable-size algorithm were used to validate the architecture. It was also synthesized to standard cells. Considering the synthesis results, the architecture reaches real time for high resolution videos, as HDTV when mapped to FPGAs. The standard cells version of this architecture is able to reach real time for SDTV resolution, considering a physical synthesis to 0.18µm CMOS.

Orientador: Samuel Rocha de Oliveira / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Educação / Made available in DSpace on 2018-08-26T16:42:27Z (GMT). No. of bitstreams: 1 Cardoso_ValdineiCezar_D.pdf: 4997650 bytes, checksum: 1a1744fbebd33d7857dac964fbba6f66 (MD5) Previous issue date: 2014 / Resumo: Neste trabalho, buscamos investigar em que medida os vídeos digitais e a metodologia de ensino podem contribuir para a conceitualização em Álgebra Linear. Para isso, ministramos dois cursos, com 68 horas de duração cada um, em dois cenários: o primeiro com uma turma presencial e a gravação de pequenas partes das aulas e o segundo utilizando a metodologia das aulas reversas. Nosso referencial teórico foram as Teorias: dos Campos Conceituais, dos Registros de Representação Semiótica e Cognitiva da Aprendizagem Multimídia. Por meio deste estudo, identificamos e analisamos teoremas em ação que emergem durante a resolução de situações-problemas. A abordagem utilizada na investigação foi a pesquisa qualitativa, seguindo a abordagem de Campbell e Stanley (1979). Entre os resultados encontrados, destacamos que a forma como os estudantes utilizam os vídeos digitais para estudar Álgebra Linear está diretamente relacionada com a metodologia de ensino adotada pelo professor. Em particular, percebemos que o uso de vídeos, associado às aulas reversas, contribui para a aproximação entre estudantes e professor durante as aulas, o que facilita a mediação docente durante o processo de conceitualização nessa disciplina / Abstract: In this work, we sought to investigate to what extent digital videos and teaching methodology can contribute to the conceptualization in Linear Algebra. For this, we ministered two courses, which were 68 (sixty-eight) hours long, in two scenarios. The first class was with attendance and recordings of small parts of the lessons, the second class using methodology of the reverse lessons. Our theoretical framework was the theories of conceptual fields and semiotic representation registers and the cognitive theory of multimedia learning. Through this study, we identified and analyzed theorems in action that emerges during the resolution of problem situations. The approach used in the research was qualitative research, following the approach of Campbell and Stanley (1979). Between the results, we highlight that the way the students use the digital videos to study Linear Algebra is directly related with the methodology of teaching adopted by the teacher, in particular, we realized the use of the videos, associated to the reversed lessons contribute to the approach between students and teacher, during the lessons, which makes the teacher mediation easier during the process of conceptualization in this subject / Doutorado / Ensino de Ciencias e Matematica / Doutor em Multiunidades em Ensino de Ciências e Matemática