The focus of this thesis is on the design and selection of systolic architectures for ASIC implementation of the real-time digital signal processing task of Modi- fied Covariance spectral estimation. When used with pulsed Doppler ultrasound blood flow detectors, the Modified Covariance spectral estimator offers increased sensitivity in the detection of arterial disease over conventional Fourier transform based methods. The systolic model of computation is considered because through pipelining and parallel processing high levels of concurrency can be achieved to attain the nec- essary throughput for real-time operation. Systolic arrays of simple processing units are also well suited for implementation on VLSI. The versatility of the de- sign of systolic arrays using the rigorous data dependence graph methodology is demonstrated throughout the thesis by application to all sections of the spectral estimator design at both word and bit levels. Systolic array design for the model order 4 Modified Covariance spectral estima- tor, known to offer accurate estimation of blood flow mean velocity and d1stur- bance at an acceptable computational burden, is initially discussed. A variety of problem size dependent systolic arrays for real-time implementation of the fixed model order spectral estimator are designed using data dependence graph mapping methods. Optimal designs are chosen by comparison of hardware, com- munication and control costs, as well as efficiency, timing, data flow and accuracy considerations. A cost/benefit analysis, based on results from structural simula- tion of the arrays, allows the most suitable word-lengths to be chosen. Problem size independent systolic arrays are then discussed as means of coping with the huge increases in computational burden for a Modified Covariance spec- tral estimator which is programmable up to high model orders. This type of array can be used to reduce the number of PEs and increase efficiency when compared to the problem size dependent arrays and the research culminates in the proposal of a novel spiral systolic array for Cholesky decomposition.

RSA cryptography is one of the most widely used cryptosystems in the world. FPGA/ASIC implementations for the classic RSA cryptosystem have high resource utilization due to the use of the Extended Euclid's algorithm for MOD inverse generation, the MOD exponent operation for encryption and decryption, and through non finite-field arithmetic. This thesis translates the RSA cryptosystem into the finite-field domain of arithmetic which greatly increases the range of encryption and decryption keys and replaces the MOD exponent with a multiplication. A new algorithm, the SPX algorithm, is presented and shown to outperform Euclid's algorithm, which is the most widely used mechanism to compute the GCD in FPGA implementations of RSA. The SPX algorithm is then extended to support the computation of the MOD inverse and supply decryption keys. Lastly, a finite-field RSA system is created and shown to support character encryption and decryption while being designed to be integrated into any larger system.

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En el ámbito del diseño de circuitos integrados, el proceso de asegurar que la intención del diseño es mapeada correctamente en su implementación se denomina verificación funcional. En este contexto, los errores lógicos son discrepancias entre el comportamiento previsto del dispositivo y su comportamiento observado. La verificación funcional es hoy en día el cuello de botella del flujo de diseño digital y la simulación de eventos discretos sigue siendo la técnica de verificación más utilizada, principalmente debido a que es la única aplicable a sistemas grandes y complejos. En este trabajo se aborda, mediante un enfoque teórico práctico, dos de los conceptos más relevantes de la verificación funcional de hardware basada en simulación, esto es, la arquitectura de los testbenches, los cuales le dan soporte práctico a dicha técnica y los modelos de cobertura funcional, los cuales definen las funcionalidades y escenarios que deben ser probados guiando de esta forma la creación de pruebas y el respectivo progreso del proceso de verificación. En primer lugar, se encara la temática de la arquitectura de los testbenches modernos identificando las propiedades deseadas de los mismos, reusabilidad y facilidad para aumentar el nivel de abstracción. En función de estas dos propiedades se selecciona la metodología de Universal Verification Methodology (UVM) para el diseño, análisis e implementación de dos testbenches. En segundo lugar, dada la problemática del crecimiento del espacio de prueba de los diseños modernos y la subsecuente dificultad para generar modelos de cobertura adecuados para los mismos a partir de sus especificaciones, se introduce un método empírico de caja negra para derivar un modelo de cobertura para diseños dominados por el control. Este método está basado en la utilización de un modelo abstracto de la funcionalidad del dispositivo bajo prueba (DUV, sigla en inglés de Device Under Verification). Este modelo facilita la extracción de conjuntos de secuencias de prueba, los cuales representan el modelo de cobertura funcional. Dada la complejidad de los posibles espacios de prueba generados, las conocidas técnicas de Testing de Software, partición en clases de equivalencia y análisis de valores límites, son aplicadas para reducirlos. Adicionalmente, se desarrolla una notación formal para expresar las secuencias de prueba equivalentes extraídas del modelo. Por ultimo se aplica el método de derivación de modelo de cobertura funcional presentado para obtener casos de prueba relevantes para un modulo de buffer FIFO, y se utiliza el testbench implementado para darle soporte a la ejecución de dichos casos de prueba, implementando las pruebas derivadas y los correspondientes puntos de cobertura, combinando de esta forma los dos conceptos abordados. / In the integrated circuit design field, the process of assuring that the design intent is properly mapped in its implementation is known as functional verification. In this context, logic errors are discrepancies between the device’s expected behavior and its observed behavior. The functional verification of a design is now a days the bottleneck of the digital design flow and discrete event simulation still is the most used verification technique, mostly because it is the only technique which is applicable to big and complex systems. In this work, through a theoretical and practical approach, two of the most relevant simulation based hardware functional verification concepts are addressed. Those concepts are, the testbench architecture, which gives practical support to the simulation technique, and the functional coverage model, which defines the functionalities and scenarios that should be tested, guiding the creation of tests and the measurement of the verification process’s progress. In first place, modern testbench architectures are studied identifying their desired properties, which are reusability and the facility to raise the level of abstraction. According to these properties the Universal Verification Methodology (UVM) is chosen for the design, analysis and implementation of two testbenches. In second place, given the test space growth challenge of modern designs and the subsequent difficulty for generating their appropriate coverage models from their specifications, an empirical black box method is introduced for the creation of coverage models for control dominated designs. This method is based in the definition of a functional model of the DUV (Design Under Verification) which facilitates the extraction of sets of test sequences which define a functional coverage model. Given the complexity of the test space, the well known software testing techniques, equivalence class partition and limit value analysis, are applied to reduce it. A formal notation is developed in order to express equivalent test sequences. Lastly, the presented functional coverage creation method is applied to a FIFO (First Input First Output) buffer module in order to obtain relevant test sequences, and one of the previously implemented testbench is used to give support to the execution of those test cases, implementing the test sequences and its corresponding coverage points, combining in this manner both of this work addressed concepts.

En los últimos años dispositivos móviles y sistemas de cómputo han logrado disminuir sus tamaños y aumentar su funcionalidad sin sacrificar sus consumos energéticos a través de buenas estrategias de administración de energía. En esta tesis se aborda la implementación de convertidores de potencia para administración de energía. Dos líneas de investigación serán abordadas; la primera a nivel de sistemas empaquetados (system in a package) y la segunda en sistemas en circuitos integrados (system on chip). En la primera parte se presenta un análisis de la técnica de desvío de ondulación (ripple steering) aplicada a tecnologías de cerámicas de baja temperatura de sinterizado (low temperature co-fired ceramics, LTCC) magnético y se analiza la factibilidad de usarla en filtros de potencia. Luego se determina la zona de trabajo en la que el filtro con ripple steering presenta mayor atenuación que un filtro LC de 2do orden con el mismo volumen. Para esto se modela el comportamiento del filtro dependiendo de diferentes parámetros de fabricación y se propone una figura de mérito que evalúa la mejora en la atenuación entre el fltro con ripple steering y el filtro clásico LC de 2do orden con el mismo volumen. Para validar el modelo propuesto y la figura de mérito se construyen inductores acoplados en LTCC que son utilizados en un filtro de potencia. Los resultados experimentales muestran que el filtro con ripple steering se desempeña mejor, con una atenuación 66% más alta que el filtro clásico LC de 2do orden. Ambos filtros son luego utilizados como filtros de salida de un convertidor reductor (buck) y se comprueba que la ondulación de salida (ripple) también es 66% menor para el filtro con ripple steering. En la segunda parte de la tesis se aborda el caso de estudio de un convertidor de múltiples salidas utilizando una única inductancia (single inductor multiple outputs, SIMO) completamente integrado, orientado a la administración de energía dentro de la misma pastilla de silicio (die) de un sistema en circuito integrado. El convertidor posee dos salidas, una reductora (buck) y otra elevadora (boost) de tensión. Para llevar a cabo la implementación se elije una tecnología CMOS de 65 nm, ampliamente utilizada en sistemas en circuitos integrados. Se propone y desarrolla una estrategia de control por histéresis, los módulos y circuitos necesarios para su implementación. Comparadores de alta velocidad, transductores de corriente instantánea y media y los sensores de corriente cero por la inductancia son desarrollados junto con una máquina de estados asincrónica que ofrece las mejores características para el control del sistema. El convertidor desarrollado genera tensiones de 1.2 V y 0.8 V a partir de una tensión de 1 V. Las salidas poseen una regulación del 10% en la condición de máxima carga que es de 50 mA. El convertidor logra un pico de eficiencia mayor al 70 %, que es comparable a la eficiencia reportada en trabajos previos y superior a la que se puede obtener con reguladores lineales. / In recent years, mobile devices and computer systems have reduced their size and increased functionality without increasing their energy consumption through good energy management strategies. In this thesis the implementation of power converters is discussed for power management. Two lines of research will be addressed; the first in system in a package and the second in system on chip. In the first part, an analysis of the ripple steering technique applied to magnetic low temperature co-fired ceramics (LTCC) and the feasibility to be applied to power filters are presented. The working zone where the filter with ripple steering shows a greater attenuation than a LC filter of 2nd order with the same volume is determined. With this purpose, the filter behavior is modeled depending on various manufacturing parameters and a figure of merit which evaluates the improvement in attenuation between the filter with ripple steering and classical LC filter 2nd order with the same volume is proposed. To validate the proposed model and the figure of merit LTCC coupled inductors which are used in a power filter are constructed. Experimental results show that the filter with ripple steering performs better than the classic LC filter 2nd order with an attenuation 66% higher. Both filters are then used as output filters of a buck converter and it can be checked that the output ripple is 66% lower for the filter with ripple steering. In the second part of the thesis the case study of a converter with multiple outputs using a single inductor (SIMO) fully integrated, oriented power management within the same die of a system integrated circuit. The inverter has two outputs, a buck-like and a boost-like. To carry out the implementation, 65 nm CMOS technology is chosen since it is widely used in system on a chip. A hysteretic control strategy is proposed and developed; modules and circuits necessary for its implementation are also carried on. High speed comparators, instantaneous, average and zero inductor current transducers and sensors are developed together with an asynchronous state machine which offers the best features for control the system. The developed converter generates output voltages of 1.2 V and 0.8 V from a input voltage of 1 V. The outputs have a regulation of 10% at maximum load condition (50 mA). The converter achieves a peak eficiency of 70 %, which is better than the expected eficiency of a linear regulator and it is comparable with the fully integrated power converter eficiency previously reported in the literature.

ALICE (A Large Ion Collider Experiment) is the heavy-ion experiment at the Large Hadron Collider (LHC) at CERN. As an important part of its upgrade plans, the ALICE experiment will schedule the installation of a new Inner Tracking System (ITS) during the Long Shutdown 2 (LS2) of the LHC. The new ITS layout will consist of seven concentric layers, ¿ 12.5 Gigapixel camera covering about 10m2 with Monolithic Active Pixel Sensors (MAPS). This choice of technology has been guided by the tight requirements on the material budget of 0.3% X/X0 per layer for the three innermost layers and backed by the significant progress in the field of MAPS in recent years. The technology initially chosen for the ITS upgrade is the TowerJazz 180 nm CMOS Technology. It offers a standard epitaxial layer of 15 - 18 µm with a resistivity between 1 and 5 k¿ cm¿1 and a gate oxide thickness below 4 nm, thus being more robust to Total Ionizing Dose (TID). The main subject of this thesis is to implement a novel digital pixel readout architecture for MAPS. This thesis aims to study this novel readout architecture as an alternative to the rolling-shutter readout. However, this must be investigated through the study of several chip readout architectures during the R&D phase. Another objective of this thesis is the study and characterization of TowerJazz, if it meets the Non-Ionizing Energy Loss (NIEL) and Single Event Effects (SEE) of the ALICE ITS upgrade program. Other goals of this thesis are: ¿ Implementation of the top-down flow for this CMOS process and the design of multiple readouts for different prototypes up to the assembly of a full-scale prototype. xvii Abstract ¿ Characterization of the radiation hardness and SEE of the chips submitted to fabrication. ¿ Characterization of full custom designs using analog simulations and the generation of digital models for the simulation chain needed for the verification process. ¿ Implementation and study of different digital readouts to meet the ITS upgrade program in integration time, pixel size and power consumption, from the conceptual idea, production and fabrication phase. Chapter 1 is a brief overview of CERN, the LHC and the detectors complex. The ALICE ITS will be explained, focusing on the ITS upgrade in terms of detector needs and design constraints. Chapter 2 explains the properties of silicon detectors and the detector material and the principles of operation for MAPS. Chapters 3 and 4 describe the ALPIDE prototypes and their readout based on MAPS; this forms the central part of this work, including the multiple families of pixel detectors fabricated in order to reach the final design for the ITS. The ALPIDE3/pALPIDE3B chip, the latest MAPS chip designed, will be explained in detail, as well focusing in the matrix digital readout. In chapter 5 the noise measurements and its characterization are presented including a brief summary of detector response to irradiation with soft X-rays, sources and particle beams. / El sub detector ITS (Inner Tracking System) del detector ALICE (A Large Ion Collider Experiment) es un detector de vértice y es el detector mas cercano al punto de interacción. Se encuentra conformado por 3 tipos de subdetectores, dos capas de pixel de silicio (Silicon Pixel Detectors), 2 capas de acumulación de silicio (Silicon Drift Detectors) y 2 capas de banda de Silicio (Silicon Strip Detectors). La función primaria del ITS es identificar y rastrear las partículas de bajo momentum transversal. El detector ITS en sus dos capas más internas están equipadas con sensores de silicio basados en píxeles híbridos. Para reemplazar esta tecnología de Píxeles, el detector ITS actual será reemplazado por un nuevo detector de una sola tecnología, ampliando su resolución espacial y mejorando el rastreo de trazas. Este nuevo detector constará de siete capas de sensores de píxeles activos monolíticos (MAPS), las cuales deberán satisfacer los requerimientos de presupuesto de materiales y ser tolerantes a mayores niveles de radiación para los nuevos escenarios de incrementos de luminosidad y mayores tasas de colisiones. Los sensores MAPS que integran el sensor de imagen y los circuitos de lectura se encuentran en la misma oblea de silicio, tienen grandes ventajas en una buena resolución de posición y un bajo presupuesto material en términos de bajo coste de producción. TowerJazz ofrece la posibilidad de una cuádruple-WELL aislando los transistores pMOS que se encuentran en la misma nWELL evitando la competencia con el electrodo de recolección, permitiendo circuitos mas complejos y compactos para ser implementados dentro de la zona activa y además posee una capa epitaxial de alta resistividad. Esta tecnología proporciona una puerta de óxido muy delgado limitando el daño superficial por la radiación haciéndolo adecuado para su uso denxiii Resúmen tro del experimento ALICE. En los últimos cuatro años se ha llevado a cabo una intensiva I+D en MAPS en el marco de la actualización del ITS de ALICE. Varios prototipos a pequeña escala se han desarrollado y probado exitosamente con rayos X, fuentes radioactivas y haces de partículas. La tolerancia a la radiación de ALICE ITS es moderada con una tolerancia de irradiación TID de 700 krad y NIEL de 1 × 1013 1 MeV neqcm¿2 , MAPS es una opción viable para la actualización del ITS. La contribución original de esta tesis es la implementación de una nueva arquitectura digital de lectura de píxeles para MAPS. Esta tesis presenta un codificador asíncrono de direcciones (arquitectura basada en la supresión de ceros transmitiendo la dirección de los píxeles excitados denominada PADRE) para la arquitectura ALPIDE, el autor también hizo una contribución significativa en el ensamblaje y veri- ficación de circuitos. PADRE es la principal investigación del autor, basada en un codificador de prioridad jerárquica de cuatro entradas y es una alternativa a la arquitectura de lectura rolling-shutter. Además de los prototipos a pequeña escala, también se han desarrollado prototipos a escala completa a las necesidades del detector ITS (15 mm y 30 mm) empleando un nuevo circuito de lectura basado en la versión personalizada del circuito PADRE. El pALPIDEfs fue el primer prototipo a escala completa y se caracterizó obteniendo un tiempo de lectura de la matriz por debajo de 4 µs y un consumo de energía en el orden de 80 mWcm¿2 . En general, los resultados obtenidos representan un avance significativo de la tecnología MAPS en cuanto al consumo de energía, velocidad de lectura, tiempo de recolección de carga y tolerancia a la radiación. El sensor pALPIDE2 ha demostrado ser una opción muy atractiva para el nuevo detector ITS, satisfaciendo los requerimientos en términos de eficiencia de detección, fake-hit rate y resolución de posición, ya que su rendimiento no puede alcanzarse mediante prototipos basados en la arquitectura de lectura tradicionales como es / El subdetector ITS (Inner Tracking System) del detector ALICE (A Large Ion Collider Experiment) és un detector de vèrtex i és el detector mes proper al punt d'interacció. Es troba conformat per 3 tipus de subdetectors, dues capes de píxel de silici (Silicon Pixel Detectors), 2 capes d'acumulació de silici (Silicon Drift Detectors) i 2 capes de banda de Silici (Silicon Strip Detectors). La funció primària del ITS és identificar i rastrejar les partícules de baix moment transversal. El detector ITS en les seues dues capes més internes estan equipades amb sensors de silici basats en píxels híbrids. Per a reemplaçar aquesta tecnologia de Píxels, el detector ITS actual serà reemplaçat per un nou detector d'una sola tecnologia, ampliant la seua resolució espacial i millorant el rastreig de traces. Aquest nou detector constarà de set capes de sensors de píxels actius monolítics (MAPS), les quals hauran de satisfer els requeriments de pressupost de materials i ser tolerants a majors nivells de radiació per als nous escenaris d'increments de lluminositat i majors taxes de col·lisions. Els sensors MAPS que integren el sensor d'imatge i els circuits de lectura es troben en la mateixa hòstia de silici, tenen grans avantatges en una bona resolució de posició i un baix pressupost material en termes de baix cost de producció. TowerJazz ofereix la possibilitat d'una quàdruple-WELL aïllant els transistors pMOS que es troben en la mateixa nWELL evitant la competència amb l'elèctrode de recol·lecció, permetent circuits mes complexos i compactes per a ser implementats dins de la zona activa i a més posseeix una capa epitaxial d'alta resistivitat. Aquesta tecnologia proporciona una porta d'òxid molt prim limitant el dany superficial per la radiació fent-ho adequat per al seu ús dins de l'- experiment ALICE. En els últims quatre anys s'ha dut a terme una intensiva R+D en MAPS en el marc de l'actualització del ITS d'ALICE. Diversos prototips a petita escala s'han desenvolupat i provat ix Resum reeixidament amb rajos X, fonts radioactives i feixos de partícules. La tolerància a la radiació d'ALICE ITS és moderada amb una tolerància d'irradiació TID de 700 krad i NIEL d'1× 1013 1MeV neqcm¿2 , MAPS és una opció viable per a l'actualització del ITS. La contribució original d'aquesta tesi és la implementació d'una nova arquitectura digital de lectura de píxels per a MAPS. Aquesta tesi presenta un codificador asíncron d'adreces (arquitectura basada en la supressió de zeros transmetent l'adreça dels píxels excitats denominada PADRE) per a l'arquitectura ALPIDE, l'autor també va fer una contribució significativa en l'assemblatge i verificació de circuits. PADRE és la principal recerca de l'autor, basada en un codificador de prioritat jeràrquica de quatre entrades i és una alternativa a l'arquitectura de lectura rolling-shutter. A més dels prototips a petita escala, també s'han desenvolupat prototips a escala completa a les necessitats del detector ITS (15 mm i 30 mm) emprant un nou circuit de lectura basat en la versió personalitzada del circuit PADRE. El pALPIDEfs va ser el primer prototip a escala completa i es va caracteritzar obtenint un temps de lectura de la matriu per sota de 4 µs i un consum d'energia en l'ordre de 80 mWcm¿2 . En general, els resultats obtinguts representen un avanç significatiu de la tecnologia MAPS quant al consum d'energia, velocitat de lectura, temps de recol·lecció de càrrega i tolerància a la radiació. El sensor pALPIDE2 ha demostrat ser una opció molt atractiva per al nou detector ITS, satisfent els requeriments en termes d'eficiència de detecció, fake-hit rate i resolució de posició, ja que el seu rendiment no pot aconseguir-se mitjançant prototips basats en l'arquitectura de lectura tradicionals com és el rolling-shutter dissenyat en la mateixa tecnologia. Per aquesta raó, la R+D en els prototips ALPIDE ha continuat amb l'objectiu d'optimitza / Marín Tobón, CA. (2017). PADRE pixel read-out architecture for Monolithic Active Pixel Sensor for the new ALICE Inner Tracking System in TowerJazz 180 nm technolog [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/86154

Le travail présenté dans ce manuscrit a été effectué au sein de l’équipe de microélectronique de l’Institut de Recherche sur les lois Fondamentales de l’Univers (IRFU) du CEA. Il s’inscrit dans le contexte de la spectro-imagerie X et gamma pour la recherche en Astrophysique. Dans ce domaine, les futures expériences embarquées à bords de satellites nécessiteront des instruments d’imagerie à très hautes résolutions spatiales et énergétiques.La résolution spectrale d’une gamma-camera est dégradée par l’imperfection du détecteur lors de l’interaction photon-matière lui-même et par le bruit électronique. Si on ne peut réduire l’imprécision de conversion photon-charge du détecteur, on peut minimiser le bruit apporté par l’électronique de lecture. L’objectif de cette thèse est la conception d’une électronique intégrée de lecture de détecteur semi-conducteurs CdTe pixélisés pour gamma-caméra(s) compacte(s) et aboutable(s) sur 4 côtés à résolution spatiale « Fano limitée ». Les objectifs principaux de ce circuit intégré sont: un très bas bruit pour la mesure d’énergie des rayons-X, une très basse consommation, et une taille de canal de détection adaptée au pas des pixels CdTe. Pour concevoir une telle électronique, chaque paramètre contribuant au bruit doit être optimisé. L’hybridation entre l’électronique de lecture et le détecteur est également un paramètre clef qui fait généralement la résolution finale de l’instrument : en imposant une géométrie matricielle à l’ASIC adaptée au pas de 300 µm des pixels de CdTe, on peut espérer, réduire d’un facteur 10 la capacité parasite amenée par la connexion détecteur-électronique et améliorer d’autant le bruit électronique tout en conservant une densité de puissance constante. Une bonne connaissance des propriétés du détecteur nous permet alors d’extraire ses paramètres électroniques clefs pour concevoir l’architecture électronique de conversion et de filtrage optimale. Dans le cadre de cette thèse j’ai conçu deux circuits intégrés en technologies CMOS XFAB 0.18 µm. Le premier, Caterpylar, est destiné à caractériser cette nouvelle technologie, y compris en radiation, identifier un étage d’entrée pour le pixel adapté au détecteur, et valider par la mesure les résultats théoriques établis sur deux architectures de filtrage, semi gaussien et « Multi-Correlated Double Sampling » (MCDS), approchant l’efficacité du filtrage optimal et adaptées aux applications finales. Le deuxième circuit, D2R1, est un système complet, constitué de 256 canaux de lecture de détecteur CdTe, organisés dans une matrice de 16×16 pixels. Chaque canal comprend un préamplificateur de charge adapté à des pixels de 300 μm×300 μm, un opérateur de filtrage de type MCDS de profondeur programmable, d’un discriminateur auto-déclenché à bas seuil de détection programmable par canal. L’ASIC a été caractérisé sans détecteur et est en voie d’être hybridé à une matrice de CdTe très prochainement. Les résultats de caractérisations de la puce nue, en particulier en terme de produit puissance × bruit, sont excellents. La consommation de la puce est de 315 µW/ canal, la charge équivalente de bruit mesurée sur tous les canaux est de 29 électrons rms. Ces résultats valident le choix d’intégration d’un filtrage de type MCDS, qui est, à notre connaissance une première mondiale pour la lecture de détecteurs CdTe. Par ailleurs, ils nous permettent d’envisager d’excellentes résolutions spectrales de l’ensemble détecteur+ASIC, de l’ordre de 600 eV FWHM à 60 keV. / The work presented in this thesis is part of a project where a new instrument is developed: a camera for hard X-rays imaging spectroscopy. It is dedicated to fundamental research for observations in astrophysics, at wavelengths which can only be observed using space-borne instruments. In this domain the spectroscopic accuracy as well as the imaging details are of high importance. This work has been realized at CEA/IRFU (Institut de Recherche sur les lois Fondamentales de l’Univers), which has a long-standing and successful experience in instruments for high energy physics and space physics instrumentation. The objective of this thesis is the design of the readout electronics for a pixelated CdTe detector, suitable for a stacked assembly. The principal parameters of this integrated circuit are a very low noise for reaching a good accuracy in X-ray energy measurement, very low power consumption, a critical parameter in space-borne applications, and a small dead area for the full system combining the detector and the readout electronics. In this work I have studied the limits of these three parameters in order to optimize the circuit.In terms of the spectral resolution, two categories of noise had to be distinguished to determine the final performance. The first is the Fano noise limit. related to detector interaction statistics, which cannot be eliminated. The second is the electronic noise, also unavoidable; however it can be minimized through optimization of the detection chain. Within the detector, establishing a small pixel pitch of 300 μm reduces the input capacitance and the dark current. This limits the effects of the electronic noise. Also in order to limit the input capacitance the future camera is designed as a stacked assembly of the detector with the readout ASIC. This allows to reach extremely good input parameters seen by the readout electronics: a capacitance in range of 0.3 pF - 1 pF and a dark current below 5 pA.In the frame of this thesis I have designed two ASICs. The first one, Caterpylar, is a testchip, which enables the characterization of differently dimensioned CSA circuits to choose the most suitable one for the final application. It is optimized for readout of the target CdTe detector with 300 μm pixel pitch and the corresponding input parameters. With this circuit I have also analyzed possible filtering methods, in particular the semi-Gaussian shaping and the Multi-Correlated Double Sampling (MCDS). Their comparison is preceded by the theoretical analysis of these shapers. The second ASIC D2R1 is a complete readout circuit, containing 256 channels to readout CdTe detector with the same number of pixels, arranged in 16×16 array. Each channel fits into a layout area of 300 μm × 300 μm. It is based on the MCDS processing with self-triggering capabilities. The mean electronic noise measured over all channels is 29 electrons rms when characterized without the detector. The corresponding power consumption is 315 μW⁄channel. With these results the future measurements with the detector give prospects for reaching an FWHM spectral resolution in the order of 600 eV at 60 keV.

This thesis presents contributions to node localization in mobile sensor networks. Considering the importance of localization algorithms in identifying the location of an event in order to better determine the action to be taken by the user, a new localization algorithm to operate in mobile networks was designed, assuming an uncontrollable movement of the nodes. This algorithm, which we call CentroidM, has the Centroid method as a stand. Positive features of the Centroid algorithm were kept while their limitations due to the dynamic characteristcs of the network movement were mitigated. Besides the concern regarding the accuracy of the method, the power consumption of the algorithm was addressed too. The design of an dedicated integrated circuit to deal with the localization task in a mobile network is justified given the high activity of such a subsystem in the given scenario. This way, the focus of this Thesis relies on a low power localization algorithm for mobile networks, with characteristics to allow raising calculated coordinates accuracy in both static and mobile scenarios. The results show that the CentroidM is 30% more accurate than the Centroid on a static scenario, and 40% when we consider a node movement without actuators. These benefits have some computational overhead, increasing 2.76 times the time spent by the CentroidM to run a localization process. However, simulation results showed it is possible to remove such overhead and still keep the achieved estimation gains near 10%. The implementation of the localization method was accomplished through an integrated circuit, which reduced the energy expended during the computation of the coordinates by an order of magnitude when comparing with the execution of the algorithm in a low power commercial microcontroller. / Esta Tese apresenta contribuições ao processo de localização de nodos em redes de sensores móveis. Considerando a importância de algoritmos de localização em uma rede para identificar o local do evento sob estudo e determinar a ação a ser tomada pelo usuário, é desenvolvido um novo algoritmo de localização para operar em redes de sensores móveis, focando o aspecto da mobilidade não controlada dos nodos. Este algoritmo, ao qual denominamos CentroidM, teve como base de desenvolvimento o método Centroid. Foram mantidas as características positivas do Centroid e exploradas as limitações do método para a sua execução em uma rede que considera o movimento. Além do objetivo em reduzir o erro das estimativas de posicionamento calculadas pelo algoritmo, o consumo de potência do método apresentado neste trabalho é enfatizado. O projeto de um circuito integrado dedicado que desempenhe o processo de localização em uma rede móvel é justificado pela intensa utilização de tal subsistema neste tipo de rede, além dos benefícios que um hardware dedicado traz face à redução da energia gasta nesta operação. Desta forma, o foco deste trabalho recai sobre um algoritmo de localização para redes móveis e as características desta abordagem que permitiram aumentar a precisão das estimativas de posicionamento tanto em um cenário com ausência de movimento dos nodos, quanto em outro onde o aspecto da mobilidade sem atuadores foi considerada. Os resultados obtidos nesta Tese demostraram que o CentroidM é 30% mais preciso que o Centroid para um cenário estático e 40% considerando a mobilidade da rede. O ganho alcançado em precisão teve um custo computacional que elevou em 2, 76 vezes o tempo gasto pelo CentroidM para realizar um procedimento de localização. Contudo, os resultados de simulação mostraram que é possível eliminar a sobrecarga computacional e ainda assim atingir ganhos em precisão próximos a 10%. O desenvolvimento do método de localização é complementado pela sua implementação em um circuito integrado dedicado, reduzindo a energia gasta no processo de estimativa da posição em uma ordem da magnitude face à execução do algoritmo em um microcontrolador comercial de baixo consumo.

Les fonctions non clonables physiquement, appelées PUF (Physically Unclonable Functions), représentent une technologie innovante qui permet de résoudre certains problèmes de sécurité et d’identification. Comme pour les empreintes humaines, les PUF permettent de différencier des circuits électroniques car chaque exemplaire produit une signature unique. Ces fonctions peuvent être utilisées pour des applications telles que l’authentification et la génération de clés cryptographiques. La propriété principale que l’on cherche à obtenir avec les PUF est la génération d’une réponse unique qui varie de façon aléatoire d’un circuit à un autre, sans la possibilité de la prédire. Une autre propriété de ces PUF est de toujours reproduire, quel que soit la variation de l’environnement de test, la même réponse à un même défi d’entrée. En plus, une fonction PUF doit être sécurisée contre les attaques qui permettraient de révéler sa réponse. Dans cette thèse, nous nous intéressons aux PUF en silicium profitant des variations inhérentes aux technologies de fabrication des circuits intégrés CMOS. Nous présentons les principales architectures de PUF, leurs propriétés, et les techniques mises en œuvre pour les utiliser dans des applications de sécurité. Nous présentons d’abord deux nouvelles structures de PUF. La première structure appelée “Loop PUF” est basée sur des chaînes d’éléments à retard contrôlés. Elle consiste à comparer les délais de chaînes à retard identiques qui sont mises en série. Les points forts de cette structure sont la facilité de sa mise en œuvre sur les deux plates-formes ASIC et FPGA, la grande flexibilité pour l’authentification des circuits intégrés ainsi que la génération de clés de chiffrement. La deuxième structure proposée “TERO PUF” est basée sur le principe de cellules temporairement oscillantes. Elle exploite la métastabilité oscillatoire d’éléments couplés en croix, et peut aussi être utilisée pour un générateur vrai d’aléas (TRNG). Plus précisément, la réponse du PUF profite de la métastabilité oscillatoire introduite par une bascule SR lorsque les deux entrées S et R sont connectées au même signal d’entrée. Les résultats expérimentaux montrent le niveau de performances élevé des deux structures de PUF proposées. Ensuite, afin de comparer équitablement la qualité des différentes PUF à retard, nous proposons une méthode de caractérisation spécifique. Elle est basée sur des mesures statistiques des éléments à retard. Le principal avantage de cette méthode vient de sa capacité à permettre au concepteur d’être sûr que la fonction PUF aura les performances attendues avant sa mise en œuvre et sa fabrication. Enfin, en se basant sur les propriétés de non clonabilité et de l’imprévisibilité des PUF, nous présentons de nouvelles techniques d’authentification et de génération de clés de chiffrement en utilisant la “loop PUF” proposée. Les résultats théoriques et expérimentaux montrent l’efficacité des techniques introduites en termes de complexité et de fiabilité / Physically Unclonable Functions, or PUFs, are innovative technologies devoted to solve some security and identification issues. Similarly to a human fingerprint, PUFs allows to identify uniquely electronic devices as they produce an instance-specific signature. Applications as authentication or key generation can take advantage of this embedded function. The main property that we try to obtain from a PUF is the generation of a unique response that varies randomly from one physical device to another without allowing its prediction. Another important property of these PUF is to always reproduce the same response for the same input challenge even in a changing environment. Moreover, the PUF system should be secure against attacks that could reveal its response. In this thesis, we are interested in silicon PUF which take advantage of inherent process variations during the manufacturing of CMOS integrated circuits. We present several PUF constructions, discuss their properties and the implementation techniques to use them in security applications. We first present two novel PUF structures. The first one, called “Loop PUF” is a delay based PUF which relies on the comparison of delay measurements of identical serial delay chains. The major contribution brought by the use of this structure is its implementation simplicity on both ASIC and FPGA platforms, and its flexibility as it can be used for reliable authentication or key generation. The second proposed structure is a ring-oscillator based PUF cells “TERO PUF”. It exploits the oscillatory metastability of cross-coupled elements, and can also be used as True Random Number Generator (TRNG). More precisely, the PUF response takes advantage from the introduced oscillatory metastability of an SR flip-flop when the S and R inputs are connected to the same input signal. Experimental results show the high performance of these two proposed PUF structures. Second, in order to fairly compare the quality of different delay based PUFs, we propose a specific characterization method. It is based on statistical measurements on basic delay elements. The main benefit of this method is that it allows the designer to be sure that the PUF will meet the expected performances before its implementation and fabrication. Finally, Based on the unclonability and unpredictability properties of the PUFs, we present new techniques to perform “loop PUF” authentication and cryptographic key generation. Theoretical and experimental results show the efficiency of the introduced techniques in terms of complexity and reliability

Le travail de thèse porte sur l'étude de l'électronique front-end pour le télescope WFCTA (Wide Field of View Cherenkov Telescope Array,) qui est l'un des détecteurs de l’observatoire LHAASO (Large High Altitude Air shower Observatory,). Le manuscrit de thèse couvre six thèmes principaux allant de la simulation physique au développement d’un nouveau système d'acquisition de données.Tout d'abord, les principes de la physique des rayons cosmiques et de l'expérience LHAASO sont présentés donnant ainsi une introduction sur les sujets discutés dans la thèse. Des simulations ont été faites dans le but de comprendre la propagation des rayons cosmiques dans l'atmosphère et d’en déduire les caractéristiques du signal d'entrée de l'électronique. Ces simulations ont également été utilisées pour approfondir la compréhension des spécifications du télescope et de les vérifier.Un nouveau modèle de PMT a été élaboré pour être utilisé dans les simulations. Ce nouveau modèle est comparé aux autres modèles de PMT. Des modèles d’électronique pour les conceptions basées sur les composants électroniques classiques et sur l’ASIC (Application-specific Integrated Circuit) sont construites et étudiées. Ces deux solutions remplissent les spécifications du télescope WFCTA. Néanmoins, compte tenu du développement de la micro-électronique, il est proposé que l’électronique des télescopes de haute performance devrait être basée sur l’ASIC.L'ASIC sélectionné, PARISROC 2, est évalué en utilisant des bancs de tests existants. Les résultats montrent que ces bancs de tests ne peuvent pas démontrer pleinement la véritable performance de l’ASIC. Par conséquent, une carte électronique front-end prototype qui est basée sur ASIC a été conçu et fabriqué. Plusieurs modifications ont été apportées pour améliorer la performance de la nouvelle carte. Une description détaillée de ce développement est présentée dans la thèse. Un nouveau système d’acquisition de données a également été conçu pour améliorer la capacité de lecture de données dans le banc de tests de la carte front-end.Enfin, une série de tests ont été effectués pour vérifier le concept de design et pour évaluer la performance de la carte front-end. Ces résultats montrent la bonne performance générale de l'ASIC PARISROC 2 et que la carte front-end répond globalement aux spécifications de la WFCTA. Basé sur les résultats de ce travail de thèse, un nouveau ASIC, mieux adapté pour les télescopes de type WFCTA, a été conçu et est actuellement en cours de fabrication. / This thesis is focused on the study of the front-end electronics for the wide field of view Cherenkov telescope array (WFCTA), which is one of the large high altitude air shower observatory (LHAASO) detectors. The thesis manuscript covers six main topics going from the physics simulations to the implementation of a new data acquisition system. The physics of cosmic rays and the LHAASO experiment is presented giving foundation for discussion of the main topics of the thesis. Simulations were performed to understand the propagation of cosmic rays in the atmosphere and to determine the characteristics of the input signal of the electronics. These simulations allow also understand the specifications of the telescope and to verify them. A new PMT model was successfully built for both physical and electronic simulations. This new model is compared to other models and its performance is evaluated. Behavior models for the designs based on the classical electronics and application-specific integrated circuit (ASIC) were built and studied. It is shown that both solutions fit the requirements of the telescope. However, considering the development of the micro-electronics, it is proposed that the electronics of the high-performance telescopes should be based on ASIC. The selected ASIC, PARISROC 2, is evaluated by using the existing application boards. The results showed that the designs considered could not fully demonstrate the real performance of the chip. Therefore, a prototype front-end electronics board, based on PARISROC 2, was designed, implemented and fabricated. Several modifications and enhancements were made to improve the performance of the new design. A detailed description of the development is presented and discussed in the manuscript. Furthermore, a new data acquisition system was developed to enhance the readout capabilities in the front-end test bench.Finally, a series of tests were performed to verify the concept of the design and to evaluate the front-end board. The results show the good general performance of the PARISROC 2 and that this design globally meets the specifications of the WFCTA. Based on the results of this thesis work, a new ASIC chip, better adapted for telescopes such as WFCTA, has been designed and is currently being fabricated.