Introduite et parallèlement travaillée par la pratique artistique de l’auteur, cette thèse d'arts plastiques se propose d’étudier les figures de la boucle dans l'art contemporain. Progression curviligne, forme autogénérée, répétition, réciprocité et rétroaction, la boucle est examinée ici sous la question du montage, des échanges et récits critiques qu’elle engage. Questionnant les intentions qui président à l’élaboration de la boucle et des rouages qui en gouvernent la structure, cette étude se rapporte à l’art d’aujourd’hui. De la deuxième moitié du XXe siècle au début du XXIe siècle, cette période est miseen perspective avec diverses incursions opérées dans l’histoire de l’art. La philosophie des Lumières, la révolution industrielle, la modernité et la postmodernité jalonnent ce parcours. Ces allers et retours sont propices aux trois pistes d’investigation – typologies, temporalités et espaces − retenues pour l’ossature de cette thèse. Sous l’observation attentive des objets et appareils qui s’y inscrivent en repères, ceinture, cerceau, ruban, pellicule, bobine, corde, ou carrousel, cette recherche informe la boucle via les médiums de la vidéo, du cinéma, de la peinture, de l’installation et de la performance.Son corpus artistique, par le dialogue d’oeuvres contemporaines (Francis Alÿs, Shilpa Gupta, Rodney Graham, Roman Ondák, Dan Graham, Ryan Gander, Harun Farocki, Simon Starling) et d’oeuvres qui les précèdent (Giotto, Gustave Courbet, Louis Aimé Augustin Le Prince, Buster Keaton, Alfred Hitchcock) permet d’analyser selon quelles modalités les figures de la boucle s’apparentent à depoétiques arrangements. / This thesis in visual arts, inspired by and worked upon through the author’s own artistic practices, proposes a study of the loop in contemporary art. With its curvilinear progression, its selfgenerating form, its repetition, reciprocity and feedback, the loop is examined through the question of its montage, through the exchange and critical narrative that it initiates. This study relates to the art of today, questioning the intentions which direct the elaboration of the loop and the mechanisms which govern its structure. We put the period, from the second half of the 20th century to the start of the 21st, into perspective with several forays into art history. The philosophy of the Enlightenment, the industrial revolution, modernity and post-modernity all punctuate this exploration. This back and forth guides our investigation into three key themes: typology, temporality and space, which, in turn, act as the backbone of this thesis. Acting as markers, an attentive observation of the following objectsand equipment: belt, hoop, band, film, reel, rope or carousel, this study informs the loop via the media of video, cinema, painting, installation and performance. The artistic corpus, by way of the creation of a dialogue between contemporary works (Francis Alÿs, Shilpa Gupta, Rodney Graham, Roman Ondák, Dan Graham, Ryan Gander, Harun Farocki, Simon Starling) and those which preceded them (Giotto, Gustave Courbet, Louis Aimé Augustin Le Prince, Buster Keaton, AlfredHitchcock), allows us to analyse according to what methods the loop amounts to a poetic arrangement.

Les interventions chirurgicales s'orientent de plus en plus vers des techniques dites mini-invasives. Dans ce mode d'intervention, le praticien perd la vision directe de l'extrémité de l'instrument médical qu'il manipule. Le contrôle visuel du déplacement de l'instrument à l'intérieur du corps humain s'effectue alors sur écran grâce aux techniques d'imagerie médicale, en particulier l'imagerie par résonance magnétique (IRM). Afin d'assurer une grande précision du déplacement de l'instrument, sa position doit être connue pour permettre un recalage automatique du plan d'imagerie en temps réel. Ce document décrit la conception et la caractérisation d'un système de positionnement fonctionnant sous IRM et pouvant s'insérer dans un instrument médical de très petit diamètre. Afin d'aboutir à des dimensions millimétriques, le système est réalisé sur une puce en silicium utilisant les procédés standard de fabrication de la micro-électronique : la technologie CMOS 0,35 µm basse tension. Ce microsystème est basé sur l'utilisation d'un capteur magnétique 3D à effet Hall associé à l'électronique intégrée spécifique au traitement du signal, permettant d'extraire la mesure précise des gradients de champ magnétique inhérents au principe même de l'IRM. La relation unique entre les coordonnées spatiales du tunnel du scanner IRM et les gradients de champ magnétique, rend possible la détermination de la position et de l'orientation du microsystème. Les résultats expérimentaux montrent qu'une localisation est possible en 3 ms avec une résolution spatiale sub-millimétrique. / Surgeries are moving more and more towards so called minimally invasive techniques. With these techniques, the surgeon looses direct view of the medical tool that he manipulates. The visual control of the instrument movement inside the human body is monitored on a screen through medical imaging techniques, particularly magnetic resonance imaging (MRI). To ensure a high accuracy of the instrument movement, its position must be known to enable the automatic registration of the imaging plane in real time.This work describes the design and characterization of a positioning system operating in a MRI scanner which can be embedded in medical devices of very small diameters. To achieve millimeter dimensions, the system is realized on a silicon chip using standard manufacturing processes of microelectronics : low voltage 0.35 µm CMOS technology. This microsystem is based on the use of a 3D magnetic Hall effect sensor co-integrated with specific signal processing electronics to extract the accurately measured magnetic field gradients which are inherent to the MRI principle. The unique relationship between scanner bore space coordinates and the magnetic field gradients allows to determine the position and orientation of the microsystem. Experimental results show that localization is possible in 3 ms with sub-millimeter spatial resolution.

With the advancement of semiconductor technology, the System on Chip (SoC) is becoming more and more complex, so the on-chip communication has become a bottleneck of SoC Design. Since the traditional bus system is inefficient and not scalable, the Network-On-Chip (NoC) has emerged as the promising communication mechanism for complex SoCs. As some systems have specific performance requirements, such as a minimum throughput (for real-time streaming data) or bounded latency (for interrupts, process synchronization, etc), communication with Guaranteed Service (GS) support becomes crucial for predictable SoC architectures. Circuit Switching (CS) is a popular approach to support GS, which firstly has to allocate an exclusively connection (circuit) between the source and destination nodes, and then the data packets are delivered over this connection. However, it is inefficient and inflexible because the resource is occupied by single connection during its whole lifetime, which can block other communications. Hence, two extensions of CS have been proposed to share resources: i) Time-Division Multiplexing (TDM), in which the available link capacity is split into multiple time slots to be shared by different flows in TDM scheme; and ii) Space-Division-Multiplexing (SDM), in which only a subset (sub-channel) of the link wires is exclusively allocated to a specific connection, while the remaining wires of the link can be used by other flows. The connection allocation is critical for CS, since the data delivery can start only after the associated connection is allocated. In this thesis, we propose a dedicated hardware connection allocator to solve the dynamic connection allocation problem for CS NoCs, which has to i) allocate a contention-free path between source-destination pairs and ii) allocate appropriate portions of link bandwidth (appropriate number of time slots and subsets) along the path. The dedicated connection allocator, called NoCManager, solves the connection allocation problem by employing a trellis-search based shortest path algorithm. The trellis search can explore all possible paths between source node and destination. Moreover, it shall find the requested path in a fixed low latency and can guarantee the path optimality in terms of path length if the path is available. In this thesis, two different trellis graphs, Forward-Backtrack trellis and Register-Exchange trellis are proposed. The Forward-Backtrack trellis completes the path search in two steps: forward search and backtracking. Firstly, the forward search begins at source node that traverses the network to find the free path. When destination node is reached, the backtrack starts from destination to select the survivor path and collect the associated path parameters. However, Register-Exchange trellis saves the entire survivor path sequences during forward search. Consequently, the backtracking step can be omitted, and thus the allocation time is halved compared to forward-backtrack approaches. Moreover, each trellis graph consists of three categories, unfolded structure, folded structure and bidirectional structure. The unfolded structure can provide high allocation speed while folded structure is more efficient from a hardware point of view. The bidirectional structure starts the search at two sides, source node and destination node simultaneously, so the allocation speed is 2 times faster than previous unidirectional search. Furthermore, in order to address the scalability issue of previous centralized systems, the partitioned architecture (i.e. spatial partitioning technique) is proposed to divide the large system into multiple smaller differentiated logical partitions served by local NoCManagers. This partitioning technique keeps the request load of the manager and manager-node communication overhead moderate. Inside each partition, the path search problem is solved by a local manager with trellis-search algorithm. To establish a path that crosses partitions, the managers communicate with each other in distributed manner to converge the global path. In order to further enhance the path diversity and resource utilization, we adopt the combined TDM and SDM technique. In combined TDM-SDM approach, each SDM sub-channel is split into multiple time slots so that can be shared by multiple flows. Hence, the number of sub-channels can be kept moderate to reduce router complexity, while still providing higher path diversity than TDM scheme. In order to investigate and optimize TDM-SDM partitioning strategy, we studied the influence of different TDM-SDM link partitioning strategies on success rate and path length that allowed us to find the optimal solution. The dedicated connection allocator using the trellis-search algorithm is employed for TDM, SDM and TDM-SDM CS. In the end, we present the router architecture that combines the circuit-switching network (for GS communication) and packet-switching network (for best-effort communication).

Les travaux de thèse portent sur la conception et la réalisation d'un circuit intégré de commande rapprochée générique pour les transistors à grille isolée comme les MOSFETs et les IGBTs dans les structures de conversion d'énergie de l'électronique de puissance. L'objectif principal est de concevoir un système de commande simple à mettre en oeuvre, compact et configurable pouvant servir un panel varié d'applications dites multi-transistors. Le mémoire de thèse se structure en quatre chapitres : état de l'art de la commande rapprochée des transistors à grille isolée, présentation et validation d'une nouvelle topologie de commande rapprochée à base de transformateur d'impulsion, présentation et validation d'une version améliorée pour travailler à large spectre de fréquence et de rapport cyclique, conception et validation du driver intégré générique. Les champs d'application de ce concept du driver sont multiples, celui-ci favorise la simplicité de la conception et de la mise en oeuvre des système de commande pour l'électronique de puissance. / The thesis work focuses on the design and the implementation of a generic integrated gate driver circuit for power transistors such as MOSFETs and IGBTs in power conversion structure. The main objective is to design a control system which is simple to implement, compact and can be configurable to serve several multi-transistors applications. The thesis is structured into four chapters: state of the art of the gate driver for power transistor, presentation and validation of a new gate driver topology based on pulse transformer, presentation and validation of an upgraded version enable to work with wider range of frequency and duty cycle, design and validation of a generic integrated driver. The fields of application of this driver concept are multiples; it promotes the simplicity of the design and implementation of control system for power electronics.

京都大学 / 0048 / 新制・課程博士 / 博士(工学) / 甲第22658号 / 工博第4742号 / 新制||工||1741(附属図書館) / 京都大学大学院工学研究科電気工学専攻 / (主査)教授 篠原 真毅, 教授 守倉 正博, 教授 小嶋 浩嗣 / 学位規則第4条第1項該当 / Doctor of Philosophy (Engineering) / Kyoto University / DFAM

This work deals with verification possibilities of integrated circuits, especially with hardware emulation. The first part of the text briefly describes designing process of an integrated circuit, which includes emulation using emulation platforms. The main part of this work deals with the innovation of the emulation platform, which is used by SCG Czech Design Center s. r. o. Possible ways to improve the current emulation platform are explored and further taken into account when designing a universal emulation platform. Last part of this work deals with functional verification of the proposed universal emulation platform. Functionality will be verified by emulation of the basic control functions of the NCP1246 circuit.

La récupération d'énergie mécanique de vibration à l’aide de transducteurs à capacité variable mène à l’étude de systèmes non linéaires complexes, mais présente des perspectives applicatives très prometteuses. Notre travail a porté sur l’étude d’une nouvelle famille de circuits d'interface pour transducteurs capacitifs. Entre autres avantages, ces circuits sont réalisables avec des rendements élevés à très basse puissance, typiquement dès quelques dizaines de nano-watts de puissance moyenne, ce qui les distingue des solutions présentées dans de l’état de l’art. De plus, Les circuits étudiés dans cette thèse ne contiennent aucun composant magnétique, ce qui constitue un atout considérable en termes de miniaturisation et d’intégration et permet eu outre la compatibilité avec l’imagerie par résonance magnétique. Les différentes structures qui constituent la famille de circuits proposés permettent de répondre à différentes contraintes imposées par le transducteur capacitif, en particulier le rapport des capacités maximale et minimale Cmax/Cmin. A partir d’une tension de sortie donnée, la tension appliquée sur le transducteur capacitif peut être modifiée en utilisant différents circuits ou en utilisant un circuit unique dont la topologie est modifiée à l’aide d’un interrupteur électronique. Les modèles théoriques développés prennent en compte le couplage électromécanique du transducteur de manière à décrire le comportement global des systèmes étudiés. Les circuits étudiés ont été validés expérimentalement avec deux transducteurs capacitifs de structure différente. En pratique, le rendement de ces circuits est proche de 80% pour des puissances converties aussi basses que la centaine de nano watts. / The mechanic vibration energy harvesting using variable capacitance transducers leads to the study of complex nonlinear systems but has very promising application perspectives. Our work focused on the study of a new family of interface circuits for capacitive transducers. Among all the advantages, these circuits are achievable with high efficiencies at very low power, typically a few tens of nanowatts average power, which distinguishes them from the solutions presented in the state of the art. Moreover, the circuits studied in this thesis do not contain any magnetic components, which is a considerable asset in terms of miniaturization and integration and also allows compatibility with magnetic resonance imaging. The various structures which constitute the family of circuits proposed make it possible to satisfy various constraints imposed by the capacitive transducer, in particular, the ratio of the maximum and minimum capacities Cmax / Cmin. For a given output voltage, the voltage applied to the capacitive transducer can be varied by using different circuits or by using a single circuit whose topology is modified by the operation of an electronic switch. In order to describe the overall behavior of the studied systems, the electromechanical coupling of the transducer is taken into account in the developed theoretical models. The studied circuits have been validated experimentally with two capacitive transducers of different structure. In practice, the output of these circuits is close to 80% for converted powers as low as the hundred nanowatts.

La réduction des marges temporelles dans les circuits synchrones est une manière d'améliorer leur performance.En cas de vieillissement, de fluctuations de la tension d'alimentation ou de la température du milieu de mission, des réductions sévères des marges temporelles peuvent néanmoins avoir un impact négatif sur la fiabilité des circuits. La réduction des marges temporelles sans dégradation de la fiabilité peut être réalisée à l'aide des informations d'un contrôle en ligne de ces marges. Cette thèse porte sur l'étude du suivi en ligne des marges temporelles des circuits intégrés synchrones. La première contribution de ce travail consiste en une nouvelle solution shadow-scan bien adaptée au suivi en ligne des marges temporelles, permettant une mise en œuvre de bascules scan plus rapides et pouvant être gérées de façon transparente par les outils de conception du commerce. Une approche naturelle de mise en œuvre du suivi des marges temporelles est le déploiement de moniteurs sur tous les chemins critiques ou susceptibles de le devenir à cause du vieillissement ou des variations dues au processus de production.Dans des circuits très contraints en termes de temps de propagation, avec un grand nombre de chemins critiques, cette approche peut conduire à un surcoût en surface trop important pour un gain en performance limité. Afin de pouvoir réduire le nombre de moniteurs avec un impact limité sur la qualité du monitoring, la seconde contribution de ce travail est la proposition d'une nouvelle méthode d'évaluation de la qualité du monitoring d'un groupe de bascules.Cette méthode est basée sur l'estimation de la probabilité d'activation des moniteurs. Deux métriques sont proposées pour quantifier la qualité du suivi des marges temporelles. La première sert à estimer la couverture temporelle d'un groupe de bascules, alors que la deuxième permet d'évaluer la couverture spatiale.Enfin, en se basant sur ces deux métriques, la dernière contribution de ce travail est la démonstration du fait qu'il est possible avec un surcoût limité d'améliorer significativement la qualité du monitoring d'un circuit si les moniteurs sont adaptés aux cônes logiques qu'ils surveillent. / Slack-time reduction is a way to improve the performance of synchronous sequential circuits. In the presence of circuit wear-out, supply voltage fluctuations and temperature variations, aggressive slack-time reduction can be achieved based on adaptive voltage and frequency scaling with feedback from in-situ slack-time monitoring. The first contribution of this work consist of a new shadow-scan solution which facilitates the implementation of faster scan Flip-Flops (FFs), enables in-situ slack-time monitoring and can be transparently handled by commercial tools for automated scan stitching and automated test pattern generation. A natural approach is to place in-situ slack-time monitors close to all sequential elements with incoming timing-critical paths or susceptible to become timing-critical due to wear-out or manufacturing variability. In latency-constrained circuits with large ratios of timing-critical paths, this methodology may result in large area overheads and minor power improvements. The second contribution of this work is an evaluation methodology of the monitoring quality delivered by a set of FFs. This methodology estimates monitor activation probabilities based on which two evaluation metrics are provided. On one hand, the expected ratio of clock cycles with at least one monitor activated can be used to estimate the temporal coverage of the in-situ slack-time monitoring scheme. On the other hand, the expected number of activated monitors per clock cycle can be used to evaluate the spatial coverage of the monitoring scheme. Finally, based on these metrics, it is shown that the monitoring quality can be significantly improved if the size of the detection window of each in-situ slack-time monitor is correlated to the slack-time of the monitored timing-critical paths.

Mes travaux de thèse dans les laboratoires SATIE de ENS de Cachan et Ampère de l’INSA de Lyon se sont déroulés dans le cadre du projet Gestion OptiMisée de l'Energie (GENOME) pour étudier le potentiel de certains composants de puissance (JFET, MOSFET et BJT) en carbure de silicium (SiC) dans des convertisseurs électroniques de puissance dédiés à des applications aéronautiques suite au développement de l'avion plus électrique. La première partie de mes travaux étudie la robustesse de MOSFET et BJT en SiC soumis à des régimes de court circuit. Pour les MSOFET SiC, en soumettant ces transistors à la répétition de plusieurs courts-circuits, nous observons une évolution du courant de fuite de grille qui semble être un bon indicateur de vieillissement. Nous définissons une énergie critique répétitive pour évaluer la robustesse à la répétition de plusieurs courts-circuits. Aucun effet significatif de la température ambiante n’a pu être mis en évidence sur la robustesse des MOSFET et BJT SiC sous contraintes de court-circuit. Pour les MOSFET, nous avons également constaté une élévation significative du courant de fuite de grille en augmentant de 600V à 750V la tension, ce qui se traduit également par une défaillance plus rapide. Après ouverture des boîtiers des MOSFET Rohm ayant présenté un court-circuit entre grille et source après défaillance, on remarque une fusion de la métallisation de source qui vient effectivement court-circuiter grille et source. Dans ce mode de défaillance particulier, le court-circuit entre grille et source auto-protège la puce en lui permettant de s’ouvrir.La deuxième partie de ce mémoire est consacrée à l’étude de JFET, MSOFET et BJT SiC en régime d’avalanche. Les JFET de SemiSouth et les BJT de Fairchild présentent une bonne robustesse à l’avalanche. Mais le test d'avalanche révèle la fragilité du MOSFET Rohm puisqu’il entre en défaillance avant d’entrer en régime d’avalanche. La défaillance du MOSFET Rohm et sa faible robustesse en régime d’avalanche sont liées à l’activation du transistor bipolaire parasite. Le courant d'avalanche n’est qu’une très faible partie du courant dans l’inductance et circule du drain/collecteur à la grille/base pour maintenir le transistor en régime linéaire. Une résistance de grille de forte valeur diminue efficacement le courant d'avalanche à travers la jonction drain-grille pour le JFET.La troisième partie concerne l’étude de la commutation de BJT SiC à très haute fréquence de découpage. Nous avons dans un premier temps cherché à valider des mesures de pertes par commutation. Après avoir vérifié l'exactitude de la méthode électrique par rapport à une méthode calorimétrique simplifiée, nous montrons que la méthode électrique est adaptée à l’estimation des pertes de commutation mais nécessite beaucoup d’attention. En raison de mobilité élevée des porteurs de charge dans le SiC, nous montrons que le BJT SiC ne nécessite pas l’utilisation de diode d’anti-saturation. Enfin, aucune variation significative des pertes de commutation n’a pu être constatée sur une plage de température ambiante variant de 25°C à 200°C.La quatrième partie concentre l’étude du comportement de MOSFET SiC sous contraintes HTRB (High Temperature Reverse Bias) et dans une application diode-less dans laquelle les transistors conduisent un courant inverse à travers le canal, exception faite de la phase de temps mort pendant laquelle c’est la diode de structure qui assurera la continuité du courant dans la charge. Les résultats montrent que la diode interne ne présente aucune dégradation significative lors de la conduction inverse des MOSFET. Le MOSFET Cree testé montre une dérive de la tension de seuil et une dégradation de l’oxyde de grille qui sont plus significatives lors des essais dans l’application diode-less que sous des tests HTRB. La dérive de la tension de seuil est probablement due au champ électrique intense régnant dans l’oxyde et aux pièges de charge dans l'oxyde de grille. / My PhD work in laboratories SATIE of ENS de Cachan and Ampère of INSA de Lyon is a part of project GEstioN OptiMisée de l’Energie (GENOME) to investigate the potential of some Silicon carbide (SiC) power devices (JFET, MOSFET and BJT) in power electronic converters dedicated to aeronautical applications for the development of more electric aircraft.The first part of my work investigates the robustness of MOSFET and SiC BJT subjected to short circuit. For SiC MOSFETs, under repetition of short-term short circuit, a gate leakage current seems to be an indicator of aging. We define repetitive critical energy to evaluate the robustness for repetition of short circuit. The effect of room temperature on the robustness of SiC MOSFET and BJT under short circuit stress is not evident. The capability of short circuit is not improved by reducing gate leakage current for MOSFET, while BJT shows a better robustness by limiting base current. For MSOFET, a significant increase in gate leakage current accelerates failure for DC voltage from 600V to 750V. After opening Rohm MOSFETs with a short circuit between gate and source after failure, the fusion of metallization is considered as the raison of failure. In this particular mode of failure, the short circuit between gate and source self-protects the chip and opens drain short current.The second part of the thesis is devoted to the study of SiC JFET, MSOFET and BJT in avalanche mode. The SemiSouth JFET and Fairchild BJT exhibit excellent robustness in the avalanche. On the contrary, the avalanche test reveals the fragility of Rohm MOSFET since it failed before entering avalanche mode. The failure of Rohm MOSFET and its low robustness in avalanche mode are related to the activation of parasitic bipolar transistor. The avalanche current is a very small part of the current in the inductor. It flows from the drain/collector to the gate/base to drive the transistor in linear mode. A high-value gate resistance effectively reduces the avalanche current through the drain-gate junction to the JFET.The third part of this thesis concerns the study of switching performance of SiC BJT at high switching frequency. We initially attempted to validate the switching loss measurements. After checking the accuracy of the electrical measurement compared to calorimetric measurement, electrical measurement is adopted for switching power losses but requires a lot of attention. Thanks to high carrier charge mobility of SiC material, SiC BJT does not require the use of anti-saturation diode. Finally, no significant variation in switching losses is observed over an ambient temperature range from 25°C to 200°C.The fourth part focuses on the study of SiC MOSFET behavior under HTB (High Temperature Reverse Bias) and in diode-less application in which the transistors conduct a reverse current through the channel, except for the dead time during which the body diode ensure the continuity of the current in the load. The results show that the body diode has no significant degradation when the reverse conduction of the MOSFET. Cree MOSFET under test shows a drift of the threshold voltage and a degradation of the gate oxide which are more significant during the tests in the diode-less application than under HTRB test. The drift of the threshold voltage is probably due to intense electric field in the oxide and the charge traps in the gate oxide.

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