La complexité des systèmes embarqués et des applications impose des besoins croissants en puissance de calcul et de consommation énergétique. Couplé au rendement en baisse de la technologie, le monde académique et industriel est toujours en quête d'accélérateurs matériels efficaces en énergie. L'inconvénient d'un accélérateur matériel est qu'il est non programmable, le rendant ainsi dédié à une fonction particulière. La multiplication des accélérateurs dédiés dans les systèmes sur puce conduit à une faible efficacité en surface et pose des problèmes de passage à l'échelle et d'interconnexion. Les accélérateurs programmables fournissent le bon compromis efficacité et flexibilité. Les architectures reconfigurables à gros grains (CGRA) sont composées d'éléments de calcul au niveau mot et constituent un choix prometteur d'accélérateurs programmables. Cette thèse propose d'exploiter le potentiel des architectures reconfigurables à gros grains et de pousser le matériel aux limites énergétiques dans un flot de conception complet. Les contributions de cette thèse sont une architecture de type CGRA, appelé IPA pour Integrated Programmable Array, sa mise en œuvre et son intégration dans un système sur puce, avec le flot de compilation associé qui permet d'exploiter les caractéristiques uniques du nouveau composant, notamment sa capacité à supporter du flot de contrôle. L'efficacité de l'approche est éprouvée à travers le déploiement de plusieurs applications de traitement intensif. L'accélérateur proposé est enfin intégré à PULP, a Parallel Ultra-Low-Power Processing-Platform, pour explorer le bénéfice de ce genre de plate-forme hétérogène ultra basse consommation. / Emerging trends in embedded systems and applications need high throughput and low power consumption. Due to the increasing demand for low power computing and diminishing returns from technology scaling, industry and academia are turning with renewed interest toward energy efficient hardware accelerators. The main drawback of hardware accelerators is that they are not programmable. Therefore, their utilization can be low is they perform one specific function and increasing the number of the accelerators in a system on chip (SoC) causes scalability issues. Programmable accelerators provide flexibility and solve the scalability issues. Coarse-Grained Reconfigurable Array (CGRA) architecture consisting of several processing elements with word level granularity is a promising choice for programmable accelerator. Inspired by the promising characteristics of programmable accelerators, potentials of CGRAs in near threshold computing platforms are studied and an end-to-end CGRA research framework is developed in this thesis. The major contributions of this framework are: CGRA design, implementation, integration in a computing system, and compilation for CGRA. First, the design and implementation of a CGRA named Integrated Programmable Array (IPA) is presented. Next, the problem of mapping applications with control and data flow onto CGRA is formulated. From this formulation, several efficient algorithms are developed using internal resources of a CGRA, with a vision for low power acceleration. The algorithms are integrated into an automated compilation flow. Finally, the IPA accelerator is augmented in PULP - a Parallel Ultra-Low-Power Processing-Platform to explore heterogeneous computing.

Bibliography: leaves 302-320 / xiv, iii, 320 leaves : ill ; 30 cm. / Title page, contents and abstract only. The complete thesis in print form is available from the University Library. / Thesis (Ph.D.)--University of Adelaide, Faculty of Engineering, 1994?

Αντικείμενο αυτής της διπλωματικής εργασίας είναι ο σχεδιασμός ενός αναλογικού ενισχυτικού κυκλώματος χαμηλού θορύβου το οποίο θα λειτουργεί σε υψηλές συχνότητες. Ο ενισχυτής αυτός προορίζεται για χρήση στο analog front end κυκλωμάτων τα οποία θα υποστηρίζουν πρωτόκολλα μεταφοράς πληροφορίας σε δίκτυα ισχύος (Power Line Communication, Internet of Things). Για τον σχεδιασμό γίνεται η χρήση της κλασικής θεωρίας μικροηλεκτρονικών κυκλωμάτων αλλά και της μικροκυματικής θεωρίας. Παρουσιάζονται οι διάφορες τοπολογίες των τρανζίστορ BJT, γίνεται μία παρουσίαση των βασικότερων πηγών θορύβου και αναφέρονται βασικές αρχές των S παραμέτρων και της προσαρμογής εμπέδησης. Ο ενισχυτής κοινού εκπομπού απορρίφθηκε καθώς αποδείχθηκε αμφίπλευρος οπότε καταλήξαμε στην επιλογή της cascode τοπολογίας η οποία προσδίδει ευστάθεια, απομόνωση και καλή γραμμικότητα. Η απόλυτη προδιαγραφή που τέθηκε για το θόρυβο δεν επιτεύχθηκε και οπότε αναφέραμε τους λόγους που οδήγησαν σε αυτό και προτείναμε πιθανές λύσεις μέσω άλλων υλοποιήσεων. / The subject of this diploma thesis is the design of a low noise high-frequency analogue amplifier. The amplifier is designed to be used in the analog front end of circuits designed to support protocols that control the transmission of information over power lines (internet of things). To achieve this goal we make use of classic microelectronics theory but also microwave theory. The topologies of the BJT transistors are presented, we also go through the basic noise production reasons and we also make a short reference on the s-parameters and on the basic principles of impedance matching. The common emitter amplifier proved to be bilateral, so the cascode amplifier, which provides stability, isolation and linearity, was preferred. The noise specification was not achieved so we present the basic reasons of this, as well as we propose possible solutions.

Η διπλωματική εργασία επικεντρώνεται στην αποκωδικοποίηση με τη χρήση LDPC κωδικών. Στα πλαίσιά της, θα μελετηθεί και θα αξιολογηθεί η κωδικοποίηση και η αποκωδικοποίηση LDPC, με συνδυασμένα κριτήρια παρεχόμενης ποιότητας (κριτήρια BER σε διάφορες συνθήκες μετάδοσης) και πολυπλοκότητας υλοποίησης σε υλικό. Μέσω εξομοίωσης, θα εξεταστεί κατά πόσο επηρεάζεται η απόδοση των αποκωδικοποιητών από την αναπαράσταση πεπερασμένου μήκους λέξης, η οποία χρησιμοποιείται για την υλοποίηση της αρχιτεκτονικής τους σε υλικό. Αφού αποφασιστεί το μήκος λέξης, ώστε η απόδοση του αποκωδικοποιητή να προσσεγγίζει τη θεωρητική, θα ακολουθήσει η μελέτη και ο σχεδιασμός της αρχιτεκτονικής του αποκωδικοποιητή, ώστε να ικανοποιεί και άλλα πρακτικά κριτήρια, με έμφαση στην χαμηλή κατανάλωση ενέργειας. Η καινοτομία της διπλωματικής έγκειται στην παρουσίαση ενός νέου κριτηρίου για τον τερματισμό των επαναλήψεων σε αποκωδικοποιητές LDPC. Το προτεινόμενο κριτήριο είναι κατάλληλο για υλοποίηση σε υλικό, και όπως προκύπτει τελικά, μπορεί να αποφέρει σημαντική μείωση στην κατανάλωση ενέργειας των αποκωδικοποιητών. Το κριτήριο ελέγχει αν υπάρχουν «κύκλοι» στην ακολουθία των soft words κατά την αποκωδικοποίηση. Οι «κύκλοι» αυτοί προκύπτουν σε κάποιες περιπτώσεις χαμηλού λόγου σήματος προς θόρυβο, όπου ο αποκωδικοποιητής δε μπορεί να καταλήξει σε αποτέλεσμα, κάτι το οποίο οδηγεί σε ανόφελη κατανάλωση ενέργειας, αφού δε βελτιώνεται το bit error rate, ενώ ο αποκωδικοποιητής συνεχίζει να λειτουργεί. Η προτεινόμενη αρχιτεκτονική τερματίζει τη διαδικασία της αποκωδικοποίησης σε περίπτωση που υπάρχει «κύκλος», επιτρέποντας σημαντική μείωση της κατανάλωσης ενέργειας, η οποία συνοδεύεται από πολύ μικρή μείωση στην απόδοση του αποκωδικοποιητή. Το προτεινόμενο κριτήριο μπορεί να εφαρμοστεί σε οποιαδήποτε υπάρχουσα αρχιτεκτονική για LDPC αποκωδικοποιητές. Συγκεκριμένα, στη διπλωματική αυτή, μελετώνται τα αποτελέσματα της εφαρμογής του κριτηρίου στις Hardware-Sharing και Parallel αρχιτεκτονικές. / This thesis introduces a novel criterion for the termination of iterations in iterative LDPC Code decoders. The proposed criterion is amenable for VLSI implementation, and it is here shown that it can enhance previously reported LDPC Code decoder architectures substantially, by reducing the corresponding power dissipation. The concept of the proposed criterion is the detection of cycles in the sequences of soft words. The soft-word cycles occur in some cases of low signal-to-noise ratios and indicate that the decoder is unable to decide on a codeword, which in turn results in unnecessary power consumption due to iterations that do not improve the bit error rate. The proposed architecture terminates the decoding process when a soft-word occurs, allowing for substantial power savings at a minimal performance penalty. The proposed criterion is applied to Hardware-Sharing and Parallel Decoder architectures.

Bibliography: leaves 255-280 / viii, 280 leaves : ill ; 30 cm. / Title page, contents and abstract only. The complete thesis in print form is available from the University Library. / Thesis (Ph.D.)--University of Adelaide, Dept. of Electrical and Electronic Engineering, 1992

- / -

- / -

- / -

Σκοπός της παρούσας διπλωματικής εργασίας είναι η μελέτη και ο σχεδιασμός VLSI επεξεργαστών για τη διόρθωση λαθών. Η κατηγορία των VLSI επεξεργαστών στην οποία εστιάζει η έρευνά μου είναι ο αποκωδικοποιητής Viterbi. Αρχικά, παρουσιάζεται η δομή του ψηφιακού τηλεπικοινωνιακού συστήματος και κάποιες βασικές έννοιες των κωδικών διόρθωσης λαθών. Έπειτα, αναλύονται οι Συνελικτικοί κωδικοποιητές, ανάμεσα στους οποίους περιλαμβάνεται ο Συνελικτικός κωδικοποιητής που χρησιμοποιείται στην εργασία μου και ο οποίος χρησιμοποιείται ευρέως στο πρότυπο Wifi 802.11a. Ακολούθως, γίνεται αναφορά στο κανάλι AWGN και στη διαμόρφωση BPSK. Ακόμα, παρουσιάζονται οι βασικές έννοιες του αλγόριθμου Viterbi, η λειτουργία του, η δομή του καθώς και οι εφαρμογές του. Στη συνέχεια, μελετώνται διάφορες αρχιτεκτονικές του αποκωδικοποιητή Viterbi σε VLSI. Με βάση τον τρόπο υλοποίησης αριθμητικών πράξεων, οι αρχιτεκτονικές που αναπτύσσονται είναι ο Radix-2 και ο Radix-4 Viterbi, ενώ με βάση τον τρόπο αποκωδικοποίησης αναπτύσσονται οι αρχιτεκτονικές του Viterbi για συνεχή αποκωδικοποίηση-εφαρμογές streaming και του Viterbi για αποκωδικοποίηση πακέτων των 20 bits. Επίσης, μελετάται η απόδοση των αρχιτεκτονικών αυτών με κριτήριο τη συχνότητα λαθών που πραγματοποιούνται (Bit Error Rate – BER) και αναλύεται η υλοποίηση των αρχιτεκτονικών αυτών στο αναπτυξιακό σύστημα Xilinx. Τέλος, προκύπτουν τα κατάλληλα συμπεράσματα. / The purpose of this diploma thesis is to study and implement VLSI processors for correcting errors. The category of VLSI processor which will focus in this work is the Viterbi decoder. Initially, the structure of the digital telecommunications system is presented along with some basic concepts of error correcting codes. Then we explain the theory behind convolutional encoders and we describe the convolutional encoder that is used in my work and is consistent in the Wifi 802.11a standard. Next we analyze briefly the AWGN channel and the BPSJ modulation. Also the basic concepts of the Viterbi algorithm, how it works, its structure and the different applications are given. For the practical part which is the main part of this project, is to study the different architectures of the Viterbi decoder in VLSI approach. The main architectures that were developed for the implementation arithmetic operations is Radix-2 and Radix-4 Viterbi, but in terms of decoding two more architectures were developed, Viterbi continuous decoding-streaming applications and Viterbi decoding for packets of 20 bits. Then, the performance of these architectures in terms of frequency of errors made (BER) was investigated and also the implementation of these architectures in the development system Xilinx was analyzed. At the end we give our conclusion regarding the results of the different simulations that we’ve done.

Ένα από τα βασικά μειονεκτήματα που παρουσιάζει ο σχεδιασμός και η υλοποίηση LDPC αποκωδικοποιητών είναι η μεγάλη πολυπλοκότητα που παρουσιάζεται σε επίπεδο υλικού εξαιτίας της εσωτερικής διασύνδεσης των μονάδων επεξεργασίας δεδομένων.H αρχιτεκτονική που επιτυγχάνει το μέγιστο επίπεδο παραλληλότητας και κατά συνέπεια είναι πολύ αποδοτική όσον αφορά την ταχύτητα αποκωδικοποίησης, δεν χρησιμοποιείται συχνά εξαιτίας της πολυπλοκότητας του υλικού λόγω των πολλαπλών κυκλωμάτων διασύνδεσης που απαιτεί. Στην παρούσα διπλωματική εργασία προτείνεται μια νέα αρχιτεκτονική για το δίκτυο διασύνδεσης ενώ παράλληλα έχει υλοποιηθεί και ένας αλγόριθμος για την αποδοτική τοποθέτηση των επεξεργαστικών μονάδων σε αυτό το δίκτυο. Επίσης έχει μελετηθεί και η επίδραση μειωμένης μετάδοσης πληροφορίας σε κάθε επανάληψη του αλγορίθμου αποκωδικοποίησης.Το περιβάλλον που χρησιμοποιήθηκε για την εξομοίωση και την παραγωγή των αποτελεσμάτων είναι η πλατφόρμα της Matlab. Η προτεινόμενη αρχιτεκτονική υλοποιήθηκε και εξομοιώθηκε σε κώδικες LDPC που αποτελούν μέρος του προτύπου DVB - S2 (Digital Video Broadcasting).Το συγκεκριμένο πρότυπο, εκτός των άλλων, καθορίζει και τις προδιαγραφές των κωδίκων LDPC που χρησιμοποιούνται κατά την κωδικοποίηση και αποκωδικοποίηση δεδομένων σε συστήματα ψηφιακής δορυφορικής μετάδοσης. Τα αποτελέσματα των εξομοιώσεων σχετίζονται με την πολυπλοκότητα της προτεινόμενης αρχιτεκτονικής σε υλικό αλλά και της απόδοσης (ταχύτητα αποκωδικοποίησης) και συγκρίνονται με την βασική πλήρως παράλληλη αρχιτεκτονική. / One of the main disadvantages of the design and implementation of LDPC decoders is the great complexity presented at the hardware level because of the internal interconnection of processing units. The fully parallel architecture that achieves the maximum level of parallelism and hence is very efficient in terms of speed decoding is not used often because of the hardware complexity due to the multiple interface circuits required. This MSc thesis proposes a new architecture for the network interface and also introduces an algorithm for the efficient placement of the processing units in this network. In addition to that, a modified version of the decoding algorithm has been implemented. The relative advantage of this algorithm is that in each iteration only a percentage of the processing units exchange information with each other. That approach further reduces the hardware complexity and power usage. The environment used to simulate and produce the results is Matlab. The proposed architecture is implemented and simulated in LDPC codes that are part of the standard DVB - S2 (Digital Video Broadcasting). This standard, among other things, determines the specifications of the LDPC codes used in the channel encoding and decoding process in digital satellite transmission systems. The results of the simulations related to the complexity of the proposed architecture in hardware and performance (decoding speed) are compared with the fully parallel architecture.