Η ραγδαία αύξηση της πολυπλοκότητας των συστημάτων σε ολοκληρωμένα κυκλώματα (System-on-Chip, SoC), η πίεση του χρόνου για την είσοδό τους στην αγορά, καθώς και το υψηλό κόστος της διαδικασίας σχεδίασης και παραγωγής τους, έχει οδηγήσει τη βιομηχανία ανάπτυξης συστημάτων SoC στην κατεύθυνση της επαναχρησιμοποίησης «πυρήνων πνευματικής ιδιοκτησίας» (intellectual property cores), αλλά και στην αύξηση της αφαιρετικότητας της σχεδίασης, από το επίπεδο καταχωρητών (Register Transfer Level, RTL) στο επίπεδο του συστήματος (Electronic System Level Design, ESL). Η αύξηση αυτή της αφαιρετικότητας επιτυγχάνεται σήμερα, κατεξοχήν, με τη μεθοδολογία μοντελοποίησης συστημάτων SystemC TLM. Η μέθοδος αυτή μοντελοποιεί, κυρίως, την επικοινωνία μεταξύ των δομικών στοιχείων του συστήματος, δημιουργώντας ένα μοντέλο του συστήματος εύκολο στην κατασκευή, ταχείας εξομοίωσης και έτοιμο από τα πρώτα στάδια της σχεδίασης. Τα SystemC TLM μοντέλα ενός SoC δίνουν έτσι τη δυνατότητα να γίνει ανάλυση της απόδοσης του, αρχιτεκτονική του εξερεύνηση, επιβεβαίωση της λειτουργίας του καθώς επίσης και ανάπτυξη του λογισμικού που θα τρέχει πάνω σε αυτό, νωρίς στη διαδικασία σχεδίασης Στα πλαίσια αυτής της εργασίας αναπτύχθηκε ένα SystemC TLM μοντέλο του ελεγκτή CAN (CAN Controller). Ο ελεγκτής αυτός χρησιμοποιείται για την επικοινωνία μικροελεγκτών μέσω ενός σειριακού διαύλου (CAN Bus). Τα πλεονεκτήματα ενός δικτύου CAN είναι πολλά όπως, χαμηλή πολυπλοκότητα, μεγάλες ταχύτητες επικοινωνίας (έως 1Mbps), καλό μηχανισμό διαχείρισης σφαλμάτων, κ.α. Ο ελεγκτής που χρησιμοποιήθηκε ως αναφορά για την ανάπτυξη του μοντέλου αλλά και για συγκριτικά tests, είναι αυτός που έχει αναπτυχθεί από την Ευρωπαϊκή Υπηρεσία Διαστήματος (ESA) στα πλαίσια του προγράμματος HurriCANe. / The rapidly increasing complexity of systems in integrated circuits (System-on-Chip, SoC), time-to-market pressure, as well as the high cost of the development process, has led the SoC industry to the reuse of intellectual property cores and the increase of the design abstraction, from the Register Transfer Level (RTL) to the system level (Electronic System Level Design, ESL). This increase in abstraction is succeeded today, predominantly, with SystemC TLM modeling systems methodology. This method is, basically, modeling the communication between the components of a system, creating this way an, easy to make, with fast simulation and ready from the first stages of the design flow, model. So, the SystemC TLM model of a SoC gives the ability to commit performance analysis, architectural exploration, functional verification as well as embedded software development, early in the design process. Part of this work is the development of a SystemC TLM model of the CAN Controller. The controller is used for the communication of microcontroller via a serial bus (CAN Bus). The advantages of a CAN network are many, like low complexity, high speed communication (up to 1Mbps), good error management mechanism, etc. The CAN controller used as a reference model for the development process and for the comparative tests , is the one developed by the European Space Agency (ESA) under the program HurriCANe.

Σχεδίαση και ανάπτυξη ολοκληρωμένου συστήματος Τηλεχειρισμού και Τηλεελέγχου. Η σχεδίαση του συστήματος βασίζεται στον ισχυρό μικροεπεξεργαστή ATMega644PA της Atmel και όλος ο προγραμματισμός έγινε σε γλώσσα προγραμματισμού Assembly. Το σύστημα διαθέτει 8 ψηφιακές εξόδους (ON/OFF) και 8 ψηφιακές εισόδους (0-12 Volts). Το μικροϋπολογιστικό σύστημα διαθέτει επίσης module κινητής Τηλεφωνίας, μέσω του οποίου λαμβάνονται και αποστέλλονται, προκαθορισμένα μηνύματα, που αφορούν τον χειρισμό και τον έλεγχο των εξόδων και των εισόδων του. Στο σύστημα είναι διασυνδεδεμένο mini “embedded PC” με ειδικά σχεδιασμένο λειτουργικό σύστημα, βασισμένο στο Linux (Διανομή Debian). Στο υποσύστημα αυτό αναπτύχθηκε ιστοσελίδα σε γλώσσα προγραμματισμού ιστοσελίδων PHP. Ο διαπιστευμένος επισκέπτης της ιστοσελίδας αυτής έχει την δυνατότητα να χειριστεί-ελέγξει τις εξόδους-εισόδους του συστήματος. / Design and development of an integrated remote control and remote monitoring system. The system design is based into a powerful microprocessor Atmel's ATMega644PA and all the programming is written in the programming language, Assembly. The system provides 8 digital outputs (ON / OFF) and 8 digital inputs (0-12 Volts). The microcontroller has also a module system for mobile telephony through which, predefined messages are received and sent, related to the handling/ operation and control of its outputs and inputs. The system is interconnected with a mini "embedded PC" with specially designed operating system based on Linux (distribution Debian). A website was developed into this subsystem in the programming language for websites, PHP. The accredited visitor of this website is able to handle and control the inputs and the outputs of the system.

Στην εργασία αυτή μελετώνται τεχνικές διόρθωσης λαθών BCH κωδικοποίησης και η υλοποίηση τους με αρχιτεκτονικές VLSI. Στην αρχή γίνεται μία εισαγωγή στα Συστήματα Ψηφιακής Επικοινωνίας. Αυτή ακολουθείται από μία περιγραφή των μαθηματικών θεωρημάτων και ορισμών που χρησιμοποιούνται για την Διόρθωση Λαθών. Επίσης, παρουσιάζονται οι βασικές Τεχνικές Κωδικοποίησης, δίνοντας ιδιαίτερη έμφαση στην BCH Κωδικοποίηση. Στην συνέχεια παρουσιάζεται η πλατφόρμα εξομοίωσης στο MatLab, και οι συναρτήσεις που την υλοποιούν, για την μέτρηση BER διαφόρων BCH Κωδικών. Κάνοντας χρήση αυτής της πλατφόρμας γίνεται η σύγκριση μεταξύ non-binary και binary BCH Κωδίκων ίδιου code rate καθώς και non-binary BCH Κωδίκων διαφορετικών μηκών και code rate. Στο τελευταίο μέρος της εργασίας, προτείνεται μία γενική αρχιτεκτονική ενός non-binary BCH αποκωδικοποιητή. Βάσει αυτής της προτεινόμενης αρχιτεκτονικής περιγράφεται λεπτομερώς η υλοποίηση ενός αποκωδικοποιητή οκταδικού BCH Κώδικα μήκους 63 συμβόλων και διάστασης 48 συμβόλων με απόσταση σχεδίασης 4 συμβόλων. Τέλος, μετά την παρουσίαση των αποτελεσμάτων της υλοποίησης του συγκεκριμένου αποκωδικοποιητή σε FPGA πλατφόρμα ανάπτυξης, συνοψίζονται τα συμπεράσματα που προέκυψαν από την παραπάνω διαδικασία. / This dissertation refers to BCH error correction coding techniques and their implementation with VLSI architectures. At first, an introduction in the Digital Communications Systems takes place. This is followed by a description of mathematical theorems and definitions used for the error correction coding. In addition, basic coding techniques are presented emphasising in BCH Codes. The dissertation continues with the presentation of the MatLab simulation platform, as well as the functions that implement this, for the BER measurement of various BCH codes. Using this platform, a comparison is made between non binary and binary BCH codes of the same code rate as well as non binary BCH codes of different lengths and code rates. In the last part, a general architecture of a non binary BCH decoder is proposed. According to this architecture, an implementation of an octal BCH 63 symbols length, 48 symbol dimension and 4 symbols design distance code decoder, is described in depth. Finally, after the presentation of the implementation results of the described decoder in FPGA board, the conclusions that came up from the above procedure, are summarised.

De nos jours, les systèmes de production sont confrontés à leur 4e révolution. Celle-ci est numérique avec des réseaux toujours plus denses et complexes s’ouvrant sur l’extérieur. Cette ouverture rend ces systèmes plus vulnérables. Les menaces sur ces Systèmes Cyber-Physiques de Production (SCPP) ne sont plus seulement théoriques. L’attaque sur l’aciérie allemande ou le cryptovirus Wannacry en sont de parfaits exemples. Ce travail propose un outil contribuant à la sécurité des SCPP. Nos contributions sont triples : La conception d'un Système de Détection et Réaction aux Anomalies (SDRA) placé sur le réseau de terrain. Celui-ci intègre des méthodes de détection comportementales et informationnelles. Il comprend également des capacités de réaction à la fois passives, mettant en œuvre de la remontée d'information vers l'humain ou vers des systèmes de niveaux supérieurs, et actives intégrant du filtrage d'ordre ou de la mise en repli. L'application des méthodes proposées entraîne naturellement un effort de conception supplémentaire qui doit être réduit. Nous avons donc mis au point une démarche permettant d’assister les concepteurs pour la configuration de notre SDRA. Cette dernière se base sur une approche hybride (composant/opération) et étend un flot de conception existant. Plusieurs transformations raffinent des vues surveillance/supervision des composants alors que d’autres génèrent la configuration du SDRA. Une troisième contribution propose un démonstrateur réaliste basé sur un environnement virtuel de test. Ce dernier intègre la simulation conjointe de la partie opérative et de la partie commande et permet de montrer les qualités fonctionnelles des solutions face à des scénarios d’attaque ou de défaillance. / Today, production systems are facing their 4th revolution. This revolution is digital with increasingly dense and complex networks opening on the outside. This openness makes these systems more vulnerable. The threats on these Cyber-Physical Production Systems (CPPS) are no longer just theoretical. The attacks on the German steel mill or the Wannacry crypto virus are perfect examples. This work proposes a tool contributing to the security of the SCPP. Our contributions are threefold: The design of an Anomaly Detection and Response System (ADRS) placed on the field network. It integrates behavioral and informational detection methods. It also includes passive response capabilities, implementing feedback to the human or to higher level systems, and active integrating order filtering or fallback. The application of the proposed methods naturally entails an additional design effort which must be reduced. We have therefore developed an approach to assist designers in the configuration of our ADRS. It is based on a hybrid approach (component / operation) and extends an existing design flow. Several transformations refine monitoring / supervision views of the components while others generate the configuration of the ADRS. A third contribution proposes a realistic demonstrator based on a virtual test environment. It integrates the joint simulation of the operative part and the control part and makes it possible to show the functional qualities of the solutions in the face of attack or failure scenarios.

Afin de répondre à des besoins croissants de performance et de fiabilité des systèmes sur puce embarqués pour satisfaire aux applications de plus en plus complexes, de nouveaux paradigmes architecturaux et structures de communication auto-adaptatives et auto-organisées sont à élaborer. Ces nouveaux systèmes de calcul intègrent au sein d'une même puce électronique plusieurs centaines d'éléments de calcul (systèmes sur puce multiprocesseur - MPSoC) et doivent permettre la mise à disposition d'une puissance de calcul parallèle suffisante tout en bénéficiant d'une grande flexibilité et d'une grande adaptabilité. Le but est de répondre aux évolutions des traitements distribués caractérisant le contexte évolutif du fonctionnement des systèmes. Actuellement, les performances de tels systèmes reposent sur une autonomie et une intelligence permettant de déployer et de redéployer les modules de calcul en temps réel en fonction de la demande de traitement et de la puissance de calcul. Elle dépend également des supports de communication entre les blocs de calcul afin de fournir une bande passante et une adaptabilité élevée pour une efficacité du parallélisme potentiel de la puissance de calcul disponible des MPSoC. De plus, l'apparition de la technologie FPGA reconfigurable dynamiquement a ouvert de nouvelles approches permettant aux MPSoC d'adapter leurs constituants en cours de fonctionnement, et de répondre aux besoins croissants d'adaptabilité et de flexibilité. C'est dans ce contexte du besoin primordial de flexibilité, de puissance de calcul et de bande passante qu'est apparue une nouvelle approche de conception des systèmes communicants, auto-organisés et auto-adaptatifs basés sur des nœuds de calcul reconfigurables. Ces derniers sont constitués de réseaux embarqués sur puce (NoC) permettant l'interconnexion optimisée d'un grand nombre d'éléments de calcul au sein d'une même puce, tout en assurant l'exigence d'une tolérance aux fautes et d'un compromis entre les performances de communication et les ressources d'interconnexion. Ces travaux de thèse ont pour objectif d'apporter des solutions architecturales innovantes pour la SdF des systèmes MPSoC en réseau basés sur la technologie FPGA, et configurés selon une structure distribuée et auto-organisée. L'objectif est d'obtenir des systèmes sur puce performants et fiables intégrant des techniques de détection, de localisation et de correction d'erreurs au sein de leurs structures NoC reconfigurables ou adaptatifs. La principale difficulté réside dans l'identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces nœuds en réseau. Ces travaux ont permis de réaliser un réseau de nœuds reconfigurables à base de FPGA intégrant des structures NoC dynamiques, capables de s'auto-organiser et de s'auto-tester dans le but d'obtenir une maintenabilité maximale du fonctionnement du système dans un contexte en réseau. Dans ces travaux, un système communicant multi-nœuds MPSoC reconfigurable capable d'échanger et d'interagir a été développé, permettant ainsi une gestion avancée de tâches, la création et l'auto-gestion de mécanismes de tolérance aux fautes. Différentes techniques sont combinées et permettent d'identifier et localiser avec précision les éléments défaillants d'une telle structure dans le but de les corriger ou de les isoler pour prévenir toutes défaillances du système. Elles ont été validées au travers de nombreuses simulations matérielles afin d'estimer leur capacité de détection et de localisation des sources d'erreurs au sein d'un réseau. De même, des synthèses logiques du système intégrant les différentes solutions proposées sont analysées en termes de performances et de ressources logiques consommées dans le cas de la technologie FPGA / The need of growing performance and reliability of embedded System-on-Chips SoCs are increasing constantly to meet the requirements of applications becoming more and more complexes, new architectural processing paradigms and communication structures based in particular on self-adaptive and self-organizing structures have emerged. These new computing systems integrate within a single chip of hundreds of computing or processing elements (Multiprocessor Systems on Chip - MPSoC) allowing to feature a high level of parallel processing while providing high flexibility or adaptability. The goal is to change possible configurations of the distributed processing characterizing the evolving context of the networked systems. Nowadays, the performance of these systems relies on autonomous and intelligence allowing to deploy and redeploy the compute modules in real time to the request processing and computing power, the communication medium and data exchange between interconnected processing elements to provide bandwidth scalability and high efficiency for the potential parallelism of the available computing power of MPSoC. Moreover, the emergence of the partial reconfigurable FPGA technology allows to the MPSoC to adapt their elements during its operation in order to meet the system requirements. In this context, flexibility, computing power and high bandwidth requirements lead new approach to the design of self-organized and self-adaptive communication systems based Network-on-Chips (NoC). The aim is to allow the interconnection of a large number of elements in the same device while maintaining fault tolerance requirement and a compromise between parallel processing capacity of the MPSoC, communication performance, interconnection resources and tradeoff between performance and logical resources. This thesis work aims to provide innovative architectural solutions for networked fault tolerant MPSoC based on FPGA technology and configured as a distributed and self-organized structure. The objective is to obtain performance and reliable systems on chips incorporating detection, localization and correction of errors in their reconfigurable or adaptive NoC structures where the main difficulty lies in the identification and distinction between real errors and adaptive properties in these network nodes. More precisely, this work consists to perform a networked node based on reconfigurable FPGA which integrates dynamic or adaptive NoC capable of self-organized and self-test in order to achieve maximum maintainability of system operation in a networked environment (WSN). In this work, we developed a reconfigurable multi-node system based on MPSoC which can exchange and interact, allowing an efficient task management and self-management of fault tolerance mechanisms. Different techniques are combined and used to identify and precisely locate faulty elements of such a structure in order to correct or isolate them in order to prevent failures of the system. Validations through the many hardware simulations to estimate their capacity of detecting and locating sources of error within a network have been presented. Likewise, synthesized logic systems incorporating the various proposed solutions are analyzed in terms of performance and logic resources in the case of FPGA technology

Στα σύγχρονα ψηφιακά συστήματα η ανάγκη για γρήγορους υπολογισμούς είναι πλέον από τους πιο καθοριστικούς παράγοντες. Άλλοι ιδιαίτερα κρίσιμοι παράγοντες είναι η απαιτούμενη επιφάνεια του κυκλώματος και η κατανάλωση ενέργειας. Ωστόσο, ο χρόνος παραμένει ένας από τους πιο σημαντικούς για πλήθος εφαρμογές. Τα αριθμητικά κυκλώματα, όπως αθροιστές, πολλαπλασιαστές και κυκλώματα ύψωσης στο τετράγωνο, είναι πλέον αναπόσπαστο κομμάτι των ψηφιακών κυκλωμάτων, γι’ αυτό η επιτάχυνση των λειτουργιών αυτών είναι ένας στόχος στην κατεύθυνση του οποίου πολλές διαφορετικές αρχιτεκτονικές έχουν προταθεί. Η μείωση της καθυστέρησης στις αριθμητικές μονάδες θα δώσει μεγάλη βελτίωση στη συνολική απόδοση των συστημάτων, μιας και οι περισσότερες εφαρμογές εμπεριέχουν πλήθος αριθμητικών πράξεων. Η πράξη της ύψωσης στο τετράγωνο αποτελεί ειδική περίπτωση της πράξης του πολλαπλασιασμού, στην οποία ο πολλαπλασιαστέος ισούται με τον πολλαπλασιαστή. Ο λόγος για τον οποίο χρησιμοποιούμε εξειδικευμένα κυκλώματα για την πράξη αυτή είναι η εκμετάλλευση του γεγονότος ότι τα δύο έντελα είναι ίσα, κάτι που οδηγεί σε ελαχιστοποίηση του χρόνου που απαιτείται για την ολοκλήρωση της πράξης, αλλά και μείωση της απαιτούμενης επιφάνειας. Η πράξη της ύψωσης στο τετράγωνο χρησιμοποιείται σε πολλές εφαρμογές των υψηλής απόδοσης επεξεργαστών ψηφιακού σήματος (digital signal processors – DSP). Τέτοιες εφαρμογές συμπεριλαμβάνουν φιλτράρισμα σήματος (signal filtering), επεξεργασία εικόνας (image processing), και διαμόρφωση για τηλεπικοινωνιακά συστήματα. Η πράξη της ύψωσης στο τετράγωνο μπορεί, επίσης, να χρησιμοποιηθεί αποδοτικά στην υλοποίηση κρυπτογραφικών αλγορίθμων για την αποφυγή της χρονοβόρας διαδικασίας της ύψωσης σε δύναμη. Το Σύστημα Αριθμητικής Υπολοίπων (RNS), είναι ένα αριθμητικό σύστημα το οποίο παρουσιάζει σημαντικά πλεονεκτήματα στην ταχύτητα με την οποία μπορούν να γίνουν οι αριθμητικές πράξεις. Στο RNS οι αριθμοί αναπαρίστανται σαν ένα σύνολο από υπόλοιπα. Για να αναπαραστήσουμε έναν αριθμό ορίζουμε ένα σύνολο από πρώτους μεταξύ τους ακεραίους που ονομάζεται βάση του συστήματος P={p1,p2,…pk}. Η αναπαράσταση ενός αριθμού X στο RNS ορίζεται ως το σύνολο των υπολοίπων του Χ ως προς τα στοιχεία της βάσης Ρ. Προκύπτει, έτσι, ότι X={x1,x2,…,xk} όπου το xi είναι το υπόλοιπο της διαίρεσης του X με το στοιχείο της βάσης pi και συμβολίζεται με Xi=|X|pi. Κάθε ακέραιος Χ που ανήκει στο εύρος τιμών 0<=X<M, όπου Μ είναι το γινόμενο όλων των στοιχείων της βάσης P, έχει μοναδική αναπαράσταση στο RNS. Μια αριθμητική πράξη δύο εντέλων, η οποία μπορεί να είναι πρόσθεση, αφαίρεση ή πολλαπλασιασμός, ορίζεται ως εξής: {z1,z2,…,zk} = {x1,x2,…,xk}*{y1,y2,…,yk}, όπου zi = (xi*yi) modpi. Συνεπώς, κάθε αριθμητική πράξη εφαρμόζεται σε παράλληλες μονάδες (μία για κάθε στοιχείο της βάσης), καθεμία από τις οποίες διαχειρίζεται μικρούς αριθμούς (υπόλοιπα), αντί μιας μονάδας που θα χρειαζόταν να διαχειριστεί μεγάλους αριθμούς. Ένα από τα πιο δημοφιλή σύνολα βάσης είναι αυτά της μορφής {2^n, 2^n -1, 2^n+1}, λόγω του ότι προσφέρουν πολύ αποδοτικά κυκλώματα με κριτήριο το γινόμενο της επιφάνειας επί το τετράγωνο της καθυστέρησης (area * time^2), καθώς επίσης και αποδοτικούς μετατροπείς από και προς το δυαδικό σύστημα. Για το λόγο αυτό η υλοποίηση αποδοτικών modulo(2^n-1) και modulo(2n+1) κυκλωμάτων είναι σημαντική. Το πρόβλημα που παρουσιάζεται είναι ότι ενώ οι modulo(2^n) και modulo(2^n-1) αριθμητικές χρειάζονται το πολύ n δυαδικά ψηφία για την αναπαράσταση όλων των δυνατών υπολοίπων, στη modulo(2^n+1) αρχιτεκτονική χρειάζονται (n+1) ψηφία. Το πρόβλημα αυτό λύνεται με τη χρήση diminished-1 αναπαράστασης. Στη diminished-1 αναπαράσταση, κάθε αριθμός Χ αναπαρίσταται ως X-1=X-1. Έτσι, απαιτούνται n δυαδικά ψηφία για την αναπαράσταση, χρειάζονται, όμως, κυκλώματα μετατροπής από και προς την diminished-1 αναπαράσταση. Όταν χρησιμοποιείται η diminished-1 αναπαράσταση η τιμή εισόδου ίση με 0 χειρίζεται ξεχωριστά. Στα πλαίσια της εργασίας αναλύονται υπάρχουσες αρχιτεκτονικές και προτείνονται νέες για κυκλώματα ύψωσης στο τετράγωνο στο Σύστημα Αριθμητικής Υπολοίπων (RNS). Οι προτεινόμενες αρχιτεκτονικές βελτιώνουν την καθυστέρηση και, ταυτόχρονα, μειώνουν τις απαιτήσεις σε επιφάνεια. / Fast computations are of major importance in modern digital systems. Other critical factors are the area and the energy consumption. However, delay is still one of the most important ones for a variety of applications. Due to the fact that arithmetic circuits, such as adders, multipliers and squarers, have been integral components of most digital systems, many schemes have been proposed in the direction of accelerating arithmetic operations. As most applications contain a big number of arithmetic operations, delay reduction in arithmetic units will lead to significant improvement in the total system’s performance. Squaring is a special case of multiplication, where the multiplier equals the multiplicand. The reason for using a special circuit for squaring is to benefit from the fact that the two operands are equal, which reduces the delay and the area needed for the calculation of the square. The squaring operation is used in many applications of high performance digital signal processors. Such applications include signal filtering, image processing and modulation of communication components. Squarers can also find applicability in several cryptographic algorithms for the implementation of modular exponentiations. The Residue Number System is an arithmetic system in which arithmetic operations can be calculated in high speed. In the RNS numbers are represented as a set of residues. In order to represent a number we define a set of pairwise relative prime integers P={p1,p2,…pk}, which is the system’s base. Every number X is represented with the set of the residues occurred after the division of X by each element of the base, P. Thus, X={x1,x2,…,xk}, where xi stands for the residue of the division of X by the ith element of the base, pi, which is denoted as Xi=|X|pi. In the RNS there is a unique representation for every integer X that 0<=X<M, where M is the product of all the elements of the base. A two-operant arithmetic operation, which can be an addition, a subtraction or a multiplication, is defined as {z1,z2,…,zk} = {x1,x2,…,xk}*{y1,y2,…,yk}, where zi = (xi*yi) modpi. Consequently, arithmetic operations are performed to parallel units (one unit for each element of the base) each one handling small residues, instead of a single unit that handles large numbers. One of the most popular base sets is those of the form {2^n, 2^n -1, 2^n+1}, due to the fact that they offer very efficient circuits when considering the area*time^2 criterion and efficient converters from/to the binary system. Thus, the design of efficient modulo (2^n-1) and modulo (2^n+1) circuits is of high importance. The problem that arises is that while in modulo(2^n) and modulo(2^n-1) arithmetic n bits are sufficient for the representation of all possible residues, in modulo(2^n+1) arithmetic (n+1) bits are needed. This can be solved by the use of the diminished-1 representation. In the diminished-1 representation every number X is represented as X-1=X-1. Therefore, n bits are sufficient for the representation, but converters from/to the diminished-1 representation are needed. In cases that the diminished-1 representation is used, operands with value 0 is treated separately. For the needs of this thesis, existing architectures of squaring circuits in the RNS are studied and new ones are proposed. The proposed architectures improve the system’s delay, while, in parallel, reduce the area needs.

Ο κυματιδικός μετασχηματισμός αποτελεί το πλέον σύγχρονο μαθηματικό εργαλείο για την ανάλυση σήματος σε βάση συναρτήσεων. Σε σχέση με άλλες παρόμοιες τεχνικές (π.χ. Fourier) παρουσιάζει εμφανή πλεονεκτήματα με κυρίοτερο την τοπικότητα στο χρόνο των συναρτήσεων βάσης. Η δύναμη του κυματιδιακού μετασχηματισμού βρίσκεται στη διακριτή του έκδοση (Discrete Wavelet Transform), που υπολογίζεται με τη βοήθεια διατάξεων FIR φίλτρων ακολουθούμενων από υποδειγματοληψία. Η ταχύτερη και πιο σύγχρονη τεχνική υπολογισμού του DWT ονομάζεται σχήμα lifting και βασίζεται στην παραγοντοποίηση των πινάκων μετασχηματισμού σε γινόμενο αραιών πινάκων. Στο πλαίσιο της εργασίας σχεδιάστηκε και υλοποιήθηκε σε γλώσσα VHDL μία VLSI αρχιτεκτονική ικανή να εκτελεί οποiοδήποτε φίλτρο (ευθύ και αντίστροφο) του DWT τροποποιημένο με τη μέθοδο lifting. Τα φίλτρα είναι αποθηκευμένα σαν μικροπρογράμματα σε μνήμη ελέγχου για ευκολία στη σχεδίαση και δυνατότητα επαναπροσδιορισμού του συστήματος. Το σύστημα εξομοιώθηκε για ορθή λειτουργία κατά την εκτέλεση των φίλτρων του προτύπου JPEG2000, ενώ έγινε και σύνθεση σε FPGA. / The wavelet transform is the most powerful mathematical tool for analysing signals into function bases. Comparing with other such technics (e.g. Fourier transform), wavelets show obvious advantages, with the most important being the spatial locality of the basis functions. The real power of wavelet transform is the Discrete Wavelet Tranfsorm (DWT), which is a filtering operation followed by downsampling. Recently, a new, fast approach for calculating these filter banks has been developed, named the lifting scheme. This method is based on the factorization of the transform matrices into a product of some sparse matrices. Α VLSI architecture that executes wavelet filters (forward and inverse) modified by the lifting scheme is designed and implemented in VHDL code. The filters are considered as microprogramms placed in the system

Η διαμόρφωση με πολύπλεξη συχνότητας ορθογωνίων φερουσών (Orthogonal Frequency Division Multiplexing - OFDM) είναι μια μέθοδος η οποία εξασφαλίζει άριστη αξιοποίηση του διαθέσιμου εύρους συχνοτήτων, ενώ παράλληλα παρέχει τα πλεονεκτήματα της μετάδοσης μέσω πολλαπλών φερουσών (multicarrier transmission). Το σημαντικότερο χαρακτηριστικό της είναι ότι επιτρέπει τη μετάδοση μέσω επιλεκτικών στη συχνότητα καναλιών χρησιμοποιώντας απλές διαδικασίες ισοστάθμισης. Το χαρακτηριστικό αυτό συνέβαλε στην εδραίωσή της ως μία από τις επικρατέστερες μεθόδους διαμόρφωσης για την υψηλού ρυθμού μετάδοση δεδομένων μέσω ασύρματων μέσων. Το αντικείμενο της εργασίας είναι η μελέτη αλγορίθμων και αρχιτεκτονικών για το συγχρονισμό σε ασύρματους τηλεπικοινωνιακούς δέκτες που στηρίζονται στη διαμόρφωση OFDM. Ο συγχρονισμός είναι μία διαδικασία η οποία αποτελεί ακρογωνιαίο λίθο για οποιοδήποτε τηλεπικοινωνιακό σύστημα. Ιδιαίτερα όμως για δέκτες OFDM, έχει εντοπιστεί ως ένας από τους σημαντικότερους παράγοντες που επηρεάζουν την απόδοση. Το πρόβλημα παρουσιάζει εξαιρετικό ενδιαφέρον, καθώς η φύση της διαμόρφωσης καθιστά απαγορευτική την εφαρμογή πολλών από τις μεθόδους που έχουν αναπτυχθεί για συστήματα μετάδοσης με μονή φέρουσα, ενώ παράλληλα θέτει νέες παραμέτρους στο πρόβλημα. Η μεθοδολογία που ακολουθήθηκε κατά την εκπόνηση της εργασίας περιλάμβανε σε πρώτη φάση τη μελέτη αλγοριθμικών λύσεων που έχουν προταθεί κατά καιρούς για το συγχρονισμό. Το ενδιαφέρον επικεντρώθηκε σε βασικές τεχνικές με ευρεία εφαρμοσιμότητα ενώ ο στόχος της ανάλυσης ήταν να γίνουν κατανοητές με διαισθητικό τρόπο, στοιχειώδεις ιδέες οι οποίες χρησιμοποιούνται κατά κόρον για την επίλυση του προβλήματος του συγχρονισμού. Κατά τη δεύτερη φάση έγινε μια μελέτη γύρω από τις λεπτομέρειες που σχετίζονται με την υλοποίηση ορισμένων από τους αλγορίθμους συγχρονισμού σε επίπεδο αρχιτεκτονικής VLSI. Το ενδιαφέρον επικεντρώθηκε σε μια αρχιτεκτονική μέσω της οποίας μπορεί να επιτευχθεί τυφλός συγχρονισμός για έναν ασύρματο δέκτη OFDM. Κατά την ανάλυση χρησιμοποιήθηκε ως βάση ένα αρκετά γενικό μοντέλο συστήματος OFDM βασικής ζώνης. Για την αξιολόγηση της αρχιτεκτονικής εκτελέστηκε ένα εκτενές σύνολο πειραμάτων, το οποίο είχε ως στόχο τον προσδιορισμό και την ποσοτικοποίηση των επιδόσεων τόσο για τη μονάδα συγχρονισμού, όσο και για το συνολικό τηλεπικοινωνιακό σύστημα. Από τα αποτελέσματα της πειραματικής διαδικασίας προέκυψαν πολύ ενδιαφέροντα συμπεράσματα για την ευαισθησία της τεχνικής OFDM σε σφάλματα συγχρονισμού καθώς επίσης και για την πολυπλοκότητα υλοποίησης της μονάδας συγχρονισμού. / The summary is not available.

Η σύγχρονη αρχιτεκτονική στρέφεται σε λύσεις που έχουν ως στόχο την εξοικονόμηση ενέργειας, χωρίς όμως να επιβαρύνεται σε μεγάλο βαθμό η απόδοση του επεξεργαστή. Ιδιαίτερα οι υπερβαθμωτοί (superscalar) επεξεργαστές που επιτρέπουν εκτέλεση εκτός σειράς (out-of-order execution) διακρίνονται από υψηλή κατανάλωση ενέργειας, εξαιτίας των πολύπλοκων δομών που χρησιμοποιούν για την αύξηση της απόδοσης. Η δυναμική ρύθμιση τάσης – συχνότητας (DVFS) αποτελεί μία ευρέως χρησιμοποιούμενη τεχνική για την επίτευξη εξοικονόμησης ενέργειας. Μειώνοντας τη συχνότητα λειτουργίας ενός κυκλώματος, είναι δυνατόν να μειωθεί και η τάση τροφοδοσίας του κυκλώματος. Με τον τρόπο αυτό ελαττώνεται και η ενέργεια που καταναλώνει το κύκλωμα. Σκοπός της εργασίας είναι η ανάπτυξη ενός μηχανισμού πραγματικού χρόνου που θα ρυθμίζει τη συχνότητα και την τάση λειτουργίας ενός superscalar, out-of-order επεξεργαστή ώστε να επιτυγχάνεται εξοικονόμηση ενέργειας χωρίς μεγάλη μείωση της απόδοσης του επεξεργαστή. Αυτό μπορεί να επιτευχθεί ελαττώνοντας τη συχνότητα και την τάση κατά τις περιόδους που ο επεξεργαστής εκτελεί πολλές λειτουργίες μνήμης. Η εξομοίωση του μηχανισμού μας για μία σειρά από μετροπρογράμματα δείχνει ότι μπορούμε να επιτύχουμε μεγάλη εξοικονόμηση ενέργειας χωρίς σημαντική αύξηση του χρόνου εκτέλεσης των προγραμμάτων. / Modern research in computer architecture focuses on techniques whose purpose is to save energy, without much loss in processor's performance. Especially superscalar processors that allow out of order execution are characterized by high energy consumption, because of the complex structures the use in order to increase performance. Dynamic Voltage - Frequency Scaling (DVFS) is a widely used technique for energy saving. Reducing the frequency of the processor's clock, it is possible to reduce the supply voltage. In this way the consumed energy is also reduced. The purpose of this diploma thesis is to create a real time mechanism that will scale the frequency and the voltage of a superscalar, out of order processor so that the processor saves energy without much loss in processor's performance. This can be made by reducing the frequency and the voltage during the periods that the processor executes many memory functions. The simulation of our mechanism for a variety of benchmarks proved that we can save much energy without much increase in the benchmark's execution time.

Αντικείμενο της παρούσας διπλωματικής είναι η μελέτη του παράγοντα ποιότητας για τρία διαφορετικά πλαίσια για διαφορετικές καιρικές συνθήκες. Τα πλαίσια που μελετήθηκαν ήταν ένα πλαίσιο μονοκρυσταλλικού πυριτίου CONERGY Q 80 MI , ένα πλαίσιο πολυκρυσταλλικού πυριτίου sharp NE-80E2EA και ένα πλαίσιο δισεληνοϊνδιούχου χαλκού (CIS) τεχνολογίας thin –film SHELL ECLIPSE 75 –C . Στο θεωρητικό μέρος παραθέτονται οι βασικές αρχές της φυσικής των ημιαγωγών και περιγράφονται οι τεχνολογίες των τριών πλαισίων που μελετάμε. Επίσης, αναλύονται τα ηλεκτρικά χαρακτηριστικά του ηλιακού στοιχείου και τέλος παρουσιάζονται οι πρόσφατες μελέτες σχετικά με τον παράγοντα ποιότητας οι οποίες χρησιμοποιήθηκαν ως αναφορά για τη διεξαγωγή της πειραματικής διαδικασίας. Για την διεξαγωγή του πειραματικού μέρους πραγματοποιήθηκαν πειραματικές μετρήσεις διάρκειας πέντε μηνών (Οκτώβριος 2009 – Φεβρουάριος 2010 ) . Οι μετρήσεις αφορούσαν όλα τα ηλεκτρικά χαρακτηριστικά των τριών πλαισίων και έγιναν σε πραγματικές συνθήκες στην ταράτσα του κτιρίου του τμήματος Ηλεκτρολόγων Μηχανικών του πολυτεχνείου Πάτρας για την κλίση των 38° . Τα πειραματικά δεδομένα οδήγησαν σε συμπεράσματα σχετικά με την συμπεριφορά του παράγοντα ποιότητας των τριών πλαισίων σε διαφορετικές καιρικές συνθήκες. Επιπλέον, μελετήθηκε η επίδραση της θερμοκρασίας υπό σταθερή ακτινοβολία και της ακτινοβολίας υπό σταθερή θερμοκρασία στον παράγοντα ποιότητας και στις παραμέτρους που τον επηρεάζουν. Η μελέτη ολοκληρώθηκε με τον υπολογισμό της αποδιδόμενης ενέργειας των τριών πλαισίων στο ίδιο διάστημα. Τέλος υπολογίστηκε η ετήσια αποδιδόμενη ισχύς για την ίδια κλίση για τα τρία πλαίσια με την βοήθεια του προγράμματος PV SOL και έγινε σύγκριση αυτών των τιμών με τις πειραματικές. / The purpose of this thesis is to study the fill factor for three different photovoltaic modules under different weather conditions. The modules under investigation were a mono-crystalline CONERGY Q 80 MI, a polycrystalline silicon sharp NE-80E2EA and a CIS technology thin-film SHELL ECLIPSE 75–C. In the literature review the basic physical principles of semiconductor technology are presented and the technical characteristics of the three modules under study are described. Also, the electrical characteristics of a solar cell are analyzed. Finally, recent studies on the fill factor of solar cells are presented. In order to conduct the experimental part of this thesis, extensive outdoor measurements have been realized during five months (October 2009 - February 2010). We have realized measurements of the electrical characteristics of the three modules under environmental conditions, on the roof of the building of the Department of Electrical and Computer Engineering of the University of Patras, at tilt angle of 38°. Conclusions were extracted, from experimental data, about the behavior of the fill factor of each of the three modules under varying weather conditions. Moreover, the effect of temperature and solar radiation on the fill factor of a solar cell was presented. The study was completed by calculating the energy yield from these modules during five months (October to February). Finally, the annual energy output was calculated using PV SOL software.