La boucle à verrouillage de phase est essentielle dans la génération et la synthèse de fréquence, présent dans les communications RF, l’instrumentation, les capteurs ainsi que beaucoup d’autres domaines. Il existe deux types de dispositifs: la PLL numérique et la PLL analogique. La PLL numérique est essentiellement utilisée dans le domaine de l’instrumentation et dans la génération d’horloge, où les fréquences sont relativement faibles. Quant à la PLL analogique, elle est plus utilisée dans les communications sans fil ainsi que dans les transmetteurs à haut débit, dont la fréquence de fonctionnement est de l’ordre du GHz. Etant donné qu’une PLL est au moins du second ordre, elle peut être sujette à une instabilité pouvant mener à un disfonctionnement du système. Ainsi la méthodologie de conception d’un tel système comporte plusieurs étapes : 1) modélisation linéaire, 2) modélisation comportemental, 3) simulation niveau transistor. Les simulations électriques du comportement transitoire d’une PLL sont très gourmandes en temps. En effet des calculs dont la complexité croit avec le facteur de division sont effectués à chaque itération du signal de référence. Cela constitue un frein technologique, et rend la conception d’une PLL très difficile. Cette thèse se focalise sur le modèle comportemental des PLL analogiques fonctionnant avec des pompes de charge commandées en tension, dont la caractéristique du temps de démarrage qui est hautement non linéaire et même des fois chaotique est sujet critique. L’objectif principal est d’établir une méthodologie de conception efficiente pour les PLL analogiques et leur caractérisation en utilisant la technique évènementielle. / The Charge-Pump Phase Locked Loop (CP-PLL) is a mixed-signal system and the important block for the frequency generation or frequency synthesis in radio frequency communications, instrumentations, metrology, sensors and so on. There are two types of devices: a full digital PLL and an analog PLL. The fully digital PLL is mainly used in instrumentation field and in clock and data recovery circuits where moderate frequency operation is used. For wireless communication or high data-rate optical transceiver analog CP-PLL is the most used architecture where the operating frequency is in the range of GHz. Since a PLL is at least a second order system, it is subjected to an instability that can lead to non-functional device. Thus, common design methodology contains several steps including i) Linear models ii) Behavioral modeling iii) and transistor level simulations. Electrical simulation (like SPICE) of the transient operation of PLL is time consuming and may take up to several weeks. In fact, the simulator must perform, for each time step of the reference signal, calculations where complexity increases with the division factor. This is known as technological bottleneck, designing a PLL at transistor level is very hard in a reasonable time. In this thesis the work is focused on the behavioral modeling of CP-PLL operating with voltage switched charge-pump (VSCP), where the characterization of its transient time “off-locking” and highly non-linear and even in chaotic mode remains a critical issue. The main objective is to establish a fast and efficient modeling and design methodology of high order CP-PLL and its characterization using the event driven technique.

L'intégration optoélectronique d'un récepteur dans une transmission sur fibre optique concerne l'assemblage de trois principales fonctions : la photodétection, la récupération d'horloge et la régénération des données. Cette thèse contribue au développement d'un tel concept avec, d'une part, l'étude d'une structure de photodiode appelée UTC (Uni-Travelling Carrier) compatible avec le transistor bipolaire à double hétérojonction (TBdH), et d'autre part, la réalisation dans cette même technologie TBdH d'un oscillateur commandé en tension ou VCO (Voltage-Controlled Oscillator) pour la récupération d'horloge et des données à 40 et 43 Gbit/s. La photodiode UTC présente de très bonnes performances en bande passante et en courant de saturation par rapport à la photodiode PIN classique. La première partie de ce travail présente une étude approfondie de la structure UTC ainsi que son intégration avec la structure TBdH sur substrat InP. La compatibilité entre ces deux structures a été validée avec quelques critères à respecter. En particulier, le dopage et l'épaisseur de la base constituent les principaux compromis entre la sensibilité et la rapidité du dispositif. Le VCO de type différentiel permettra, après intégration dans une boucle à verrouillage de phase ou PLL (Phase-Locked Loop), de générer un signal stable fournissant deux phases d'horloge complémentaires aux circuits numériques, notamment au circuit de décision utilisé pour la régénération des données. L'architecture « à varactor interne » choisie offre un fort potentiel pour la réalisation des VCO de très hautes fréquences. Le circuit VCO réalisé au cours de cette thèse présente de bonnes performances en plage d'accord (10%) autour de la fréquence d'oscillation de 45 GHz. La précision de cette fréquence est liée aux modèles du transistor et de la ligne coplanaire utilisés dans la simulation, ainsi qu'à la reproductibilité technologique. Ces résultats permettent de franchir une étape importante et nécessaire à la réalisation d'un récepteur monolithique à base de TBdH InP pour les applications à très haut débit.

Dans un système radio communication pour les applications hautes fréquences (>300 mhz), la partie frontal RF est généralement analogique et alors moins compatible avec la partie numérique bande de base. La consommation d'énergie, la surface et le cout de la partie analogique sont importants par rapport a la partie numérique. La migration vers des systèmes numériques apporte plusieurs avantages des conceptions numériques comme la possibilité d'utiliser des outils de CAD computer aided design, de plus les circuits numériques sont plus faciles a tester, plus petit en surface et leur temps de conception est plus court contrairement aux circuits analogiques qui demande plusieurs itérations de fabrication avant leur commercialisation. Une PLL est un composant dont les signaux sont analogiques ou mixtes. Alors qu'une ADPLL est une boucle dont tous les signaux d'entrées/sorties sont numériques. Une ADPLL est plus facilement intégrée sur un soc qu'une boucle analogique et plus robuste au bruit qui vient de la partie numérique bande de base. Dans ce mémoire on propose dans le premier chapitre un modèle comportemental de l'ADPLL pour les applications radio autour de 2ghz comme le GSM et le bluetooth. Le modèle linéaire variant en temps (LTV) du bruit de phase de l'oscillateur est intègre dans un modèle haut niveau de l'ADPLL en utilisant VHDL-AMS. Dans le deuxième chapitre on propose une conception portable de l'ADPLL pour les applications TV. L'ADPLL conçue contient un oscillateur en anneau interpolateur contrôle numériquement et un convertisseur temps en numérique TDC base sur le DCO pour une réduction de la consommation de puissance.

Cette étude porte sur les apports de l'automatique dans les systèmes intégrés sur Silicium pour la synthèse de radio-fréquences de l'ordre du Giga-Hertz avec une pureté spectrale optimale. La base des architectures qui réalisent cette fonction repose sur celle des boucles à verrouillage de phase (PLL). Ce travail se positionne par rapport aux di érents modèles existants et apporte des améliorations pour l'étude du bruit de phase et de la robustesse de ces systèmes non linéaires avec entre autres un outil pour l'analyse de la stabilité et de la robustesse semi globale. Ces travaux ont permis l'optimisation d'une nouvelle architecture fractionnaire réalisée et testée. L'approche systémique propre à l'automatique a aussi permis d'améliorer les performances des architectures numériques grâce à un observateur et un contrôleur robuste de type Hinfini. Leur implémentation sur Silicium est rendue possible grâce à des algorithmes qui visent à réduire la surface du circuit.

Être connecté en haut débit au WEB à bord des avions est un marché à fort potentiel commercial qui a motivé le lancement d'un projet nommé FAST (Fiber-like Aircraft SaTellite communications). Dans le cadre de ce projet, la société Axess Europe, en partenariat avec sept partenaires dont le LAAS-CNRS a développé une antenne plane à matrice d'éléments rayonnants dont l'orientation du faisceau est gérée électroniquement. Cette antenne permet la communication avion-satellite. Cette thèse traite de la partie synthèse de fréquence de l'électronique d'émission-réception de l'antenne. Afin de pouvoir s'adapter à n'importe plan de fréquence de satellite, mais aussi la volonté de pouvoir compenser l'effet Doppler dans une certaine mesure, ces travaux se sont tournés vers l'amélioration de la résolution d'une boucle à verrouillage de phase (PLL), et plus particulièrement sur l'étude et la réalisation d'un diviseur de fréquence fractionnaire capable de satisfaire ces exigences. Dans une PLL, la division fractionnaire permet d'augmenter la résolution fréquentielle sans devoir diminuer la fréquence de référence, ce qui permet de conserver la dynamique de boucle, la bande passante ainsi que les caractéristiques en bruit de phase. Cependant, elle génère des raies parasites gênantes, que l'on peut toutefois atténuer avec plusieurs techniques bien connues. Parmi ces techniques, on trouve le DDS (synthétiseur numérique direct) utilisé comme diviseur fractionnaire, mais il ne permet d'atteindre la résolution fréquentielle souhaitée que pour une taille trop importante. Nous avons donc développé une variante basée sur un DDS qui permet d'en conserver les avantages pour la réduction des raies parasites, tout en augmentant la résolution fréquentielle sans devoir en augmenter la taille. Une étude exhaustive de cette structure originale est proposée.

Cette thèse aborde le problème de génération d'horloge globale dans les SoCs complexes dans le contexte des technologies CMOS profondément submicroniques. Actuellement, afin de contourner les difficultés liées aux techniques classiques de distribution d'horloge (p.ex. arbre, grille) dans les systèmes synchrones, les concepteurs qui désirent de se rendre sur le paradigme Synchronisation Globale se tournent vers les techniques de synchronisation rompant avec les approches classiques (par exemple oscillateurs distribués, les ondes stationnaires , oscillateurs couplés, les retards programmables). Cette étude s'inscrit dans ce courant. Dans ce travail, nous avons étudié et mis au point un système de génération d'horloge sur puce destiné à un SoC synchrone de haute fiabilité. Cette architecture est basée sur un réseau d'oscillateurs couplés en phase et en fréquence à l'aide d'un réseaux de boucles à verrouillage de phase tout numériques (ADPLLs). Pendant cette recherche nous avons mis au point les spécifications et choisi une architecture de réseau. Un modèle théorique du système a été mis en place en collaboration avec CEA-LETI et Supélec dans le cadre du projet ANR HODISS. Nous avons analysé le comportement du système dans les simulations sur différents niveaux d'abstraction, en enquêtant des conditions de stabilité de son fonctionnement synchrone. L'ADPLL a été proposé comme un nœud élémentaire du réseau de synchronisation distribuée. L'utilisation d'ADPLL permet de contourner les difficultés d'implémentation, qui sont généralement associées à PLL analogique. Nous avons conçu les blocs principaux de l'ADPLL: un oscillateur à commande numérique (Digitally-Controlled Oscillator, DCO), un détecteur de phase/fréquence (PFD) et un bloc de traitement d'erreur. Une technique de conception basée sur les cellules a été adapté pour le développement d'oscillateur. Cette technique réduit considérablement la complexité de l'implémentation de l'oscillateur. Les autres blocs ont été conçus en utilisant un flot de conception numérique commun. Afin de réduire les risques associés à l'implémentation de silicium, le système a été validé dans une plate-forme de prototypage FPGA. Les résultats des mesures ont montré que la synchronisation de réseau se comporte comme prédit par la théorie et ainsi que les simulations. Deux circuits de prototypage ont été conçus, mis en œuvre et testés dans une technologie CMOS 65 nm de STMicroelectronics. La première puce est une preuve de concept d'un DCO conçu très linéaire et monotone. Les paramètres mesurés de l'oscillateur sont conformes aux spécifications. La performance mesurée a démontré une gigue de moins de 15 ps rms, en consommant 6.2 mW/GHz @ 1.1 V. La plage de réglage de l'oscillateur est 999-2480 MHz avec une résolution de 10 bits. La deuxième puce est un réseau d'horloge avec 4x4 nœuds qui se compose de 16 ADPLLs distribués. Chacun d'entre eux utilise les blocs conçu précédemment: DCO, PFD et bloc de traitement d'erreur. Les expérimentes ont montré que la technique proposée de génération d'horloge distribuée est réalisable sur une puce réelle CMOS. La performance mesurée démontre l'erreur de synchronisation entre les oscillateurs voisins moins de 60 ps, alors que la consommation d'énergie est 98.47 mW/GHz.

Les transmissions numériques par satellite sont largement utilisées dans plusieurs domaines allant des applications commerciales en orbites terrestres aux missions d'exploration scientifiques en espace lointain (Deep Space). Ces systèmes de transmission fonctionnent sur des très grandes distances et ils disposent des ressources énergétiques très limitées. Cela se traduit par un très faible rapport signal à bruit au niveau de la station de réception terrestre. Une possibilité d'établir une liaison fiable dans ces conditions très défavorables, réside dans l'utilisation de codes correcteurs d'erreurs puissants tels que les Turbo codes et le LDPC. Cependant, les gains de codage sont conditionnés par le bon fonctionnement des étages de la démodulation cohérente en amont, notamment l'étage de synchronisation. L'opération de synchronisation consiste à estimer et compenser le décalage en phase et en fréquence entre le signal reçu et l'oscillateur local du récepteur. Ces décalages sont généralement provoqués par des imperfections matérielles et le phénomène d'effet Doppler. A très faible rapport signal à bruit, les systèmes de synchronisation actuels se trouvent limités et incapables d'assurer les performances requises. Notre objectif est de fiabiliser l'étage de synchronisation du récepteur dans des conditions très difficiles de faible rapport signal sur bruit, d'effet Doppler conséquent avec prise en compte d'un phénomène d'accélération (Doppler rate) et d'une transmission sans pilote. Cette thèse CIFRE traite du problème de la synchronisation porteuse pour la voie descendante d'une transmission Deep Space. Après la réalisation d'une étude de l'état de l'art des techniques de synchronisation, nous avons retenu les boucles à verrouillage de phase (PLL: Phase Locked Loop). Dans un contexte industriel, les PLL offrent le meilleur compromis entre complexité d'implémentation et performances. Plusieurs détecteurs de phase basés le critère du maximum de vraisemblance ont été considérés et modélisés par leurs courbes caractéristiques. En se basant sur les modèles équivalents, nous avons développé une nouvelle étude de la phase d'acquisition non-linéaire d'une PLL du deuxième ordre avec un détecteur de phase semi-sinusoïdal. La deuxième partie de la thèse a été consacrée à l'étude des techniques de combinaison d'antennes. Ces méthodes visent à exploiter la diversité spatiale et améliorer le bilan de liaison de la chaîne de transmission tout en offrant une flexibilité de conception ainsi qu'une réduction considérable du coût d'installation. A l'issue de cette partie, nous avons proposé un nouveau schéma de combinaison d'antenne qui améliore le seuil de fonctionnement des systèmes existants. / In deep space communication systems, the long distance between the spacecraft and the ground station along with the limited capacity of the on-board power generator result a very low signal to noise ratio (SNR). However, such transmission still possible by using near Shannon limit error correction codes (Turbo code and LDPC code). Nevertheless, to take advantage of this coding gain, the coherent demodulation is mandatory, and the carrier phase synchronization must be reliable at more restrictive SNR. At very low SNR, current synchronization systems are limited and unable to provide the required performances. Our goal is to improve the reliability of the receiver synchronization stage under very difficult conditions of a very low SNR, a variable Doppler effect (Doppler rate) and a blind transmission. This thesis deals with the problem of carrier phase synchronization for the downlink of a Deep Space transmission. After the study of the existing solutions, we selected the phase locked loop (Phase Locked Loop: PLL). In an industrial context, PLL offers the best trade-off between complexity and performance. Several phase detectors based on the maximum likelihood criterion were considered and characterized by their S-curves. Based on the equivalent models, we have developed a new study of the non-linear acquisition phase of a second-order PLL with a semi-sinusoidal phase error detector. The second part of the thesis was dedicated to the antennas combining techniques. These methods aim to improve the link budget of the transmission and offer more flexibility. At the end of this part, we proposed a new antennas combining scheme that improves the operating threshold of existing systems.

La thèse a pour but de développer des algorithmes robustes de poursuite de phase multifréquence en environnement dégradé. L’objectif est d’élaborer de nouvelles structures pouvant opérer à des niveaux de rapport signal à bruit inférieurs aux limites des algorithmes actuellement implémentés dans des récepteurs grand public. Les problèmes de robustesse des algorithmes d’estimation de phase étant en grande partie causés par le phénomène de sauts de cycle, les différents axes de recherche se sont focalisés sur des nouvelles approches de développement de phase au sein des structures de poursuite. Pour ce faire, deux approches ont été étudiées et testées. Dans un premier temps, deux structures de poursuite monofréquence basées sur une DPLL conventionnelle ont été développées. Ces structures disposent d’un système externe de développement de phase visant à prédire et pré-compenser la sortie du discriminateur grâce à l’analyse des sorties du discriminateur ou des sorties du filtre de boucle. La réduction de la dynamique à estimer va alors permettre de réduire l’apparition des sauts de cycle se produisant au niveau du discriminateur. Par la suite, ce système de développement de phase a été adapté à la poursuite de phase multifréquence. Grâce à l’exploitation de la diversité en fréquence offerte par les signaux de navigation (i.e., de la proportionnalité des fréquences Doppler), il a été possible de mettre en place une étape de fusion de données qui a permis d’améliorer la précision de la prédiction de la sortie du discriminateur et donc d’améliorer la robustesse de la structure. Dans un second temps, les travaux de recherche se son taxés sur une nouvelle approche de poursuite de phase et de correction du phénomène de sauts de cycle basée sur une technique de filtrage Bayésien variationnel. Toujours en exploitant la diversité en fréquence des signaux de navigation, cette méthode suppose un modèle de dynamique de phase Markovien qui va imposer une certaine continuité de l’estimation et va permettre de fournir une estimation de phase développée. / This thesis aims at introducing multifrequency phase tracking algorithms operating in low C/N0environment. The objective is to develop new structures whose tracking limits are lower than thatof current algorithms used in mass market receivers. Phase tracking suffers from a lack of robustnessdue to the cycle slip phenomenon. Works have thus been focused on elaborating new phaseunwrapping systems. To do so, two different tracking approaches were studied. First, we have developed new monofrequency tracking loops based on a conventional DPLL. These structures aimat predicting the discriminator output by analyzing, thanks to a polynomial model, the last outputsamples of either the discriminator or the loop filter. Once the discriminator output is predicted,the estimated value is pre-compensated so that the phase dynamics to be tracked is reduced aswell as the cycle slip rate. Then, the unwrapping structure analyzing the loop filter outputs hasbeen extended to multifrequency signals. Using a data fusion step, the new multifrequency structuretakes advantage of the frequency diversity of a GNSS signal (i.e., proportionality of Dopplerfrequencies) to improve the tracking performances. Secondly, studies have been focused on developing a new multifrequency tracking algorithm using variational Bayesian filtering technique.This tracking method, which also uses the GNSS frequency diversity, assumes a Markovian phasedynamics that enforces the smoothness of the phase estimation and unwraps it.

Un microscope à force atomique (AFM) est utilisé pour caractériser des matériaux isolant ou semi-conducteur avec une résolution pouvant atteindre l'échelle atomique. Ce microscope est constitué d'un capteur de force couplé à une électronique de contrôle pour pouvoir correctement caractériser ces matériaux. Parmi les différents modes (statique et dynamique), nous nous focalisons essentiellement sur le mode dynamique et plus particulièrement sur le fonctionnement sans contact à modulation de fréquence (FM-AFM). Dans ce mode, le capteur de force est maintenu comme un oscillateur harmonique par le système d'asservissement. Le projet ANR Pnano2008 intitulé : ”Cantilevers en carbure de silicium à piézorésistivité métallique pour AFM dynamique à très haute fréquence" a pour objectif d'augmenter significativement les performances d'un FM-AFM en développant un nouveau capteur de force très haute fréquence. Le but est d'augmenter la sensibilité du capteur et de diminuer le temps nécessaire à l'obtention d'une image de la surface du matériau. Le système de contrôle associé doit être capable de détecter des variations de fréquence de 100mHz pour une fréquence de résonance de 50MHz. Etant donné que les systèmes présents dans l'état de l'art ne permettent pas d'atteindre ces performances, l'objectif de cette thèse fut de développer un nouveau système de contrôle. Celui-ci est entièrement numérique et il est implémenté sur une carte de prototypage basée sur un FPGA. Dans ce mémoire, nous présentons le fonctionnement global du système ainsi que ses caractéristiques principales. Elles portent sur la détection de l'écart de fréquence de résonance du capteur de force. / An atomic force microscope (AFM) is used to characterize insulating materials or semiconductors with a resolution up to the atomic length scale. The microscope includes a force sensor linked to a control electronic in order to properly characterize these materials. Among the various modes (static and dynamic), we focus mainly on the dynamic mode and especially on the frequency modulation mode (FM-AFM). In this mode, the force sensor is maintained as a harmonic oscillator by the servo system. The research project ANR Pnano2008 entitled: "metal piezoresistivity silicon carbide cantilever for very high frequency dynamic AFM" aims to significantly increase the performance of a FM-AFM by developing new very high frequency force sensors. The goal is to increase the sensitivity of the sensor and to decrease the time necessary to obtain topography images of the material. The control system of this new sensor must be able to detect frequency variations as small as 100mHz for cantilevers with resonance frequencies up to 50MHz. Since the state-of-the-art systems doe not present these performances, the objective of this thesis was to develop a new control system. It is fully digital and it is implemented on a FPGA based prototyping board. In this report, we present the system overall functioning and its main features which are related to the cantilever resonant frequency detection. This detection is managed by a phase locked loop (PLL) which is the key element of the system.

Les circuits de récupération d'horloge et de données sont nécessaires au bon fonctionnement de plusieurs systèmes de communication sans fil. Les travaux effectués dans le cadre de cette thèse concernent le développement de ces circuits avec d'une part la réalisation, en technologie HCMOS9 0,13 μm de STMICROELECTRONICS, de circuits CDR analogiques à 1 et 54 Mbit/s, et d'autre part, la mise en œuvre de fonctions CDR numériques programmables à bas débit. Un circuit CDR fonctionnant à plus bas débit (1 Mbit/s) a été conçu dans le cadre de la gestion d'énergie d'un récepteur ULB impulsionnel non cohérent. Ces deux structures ont été réalisées à l'aide de PLL analogiques du 3ème ordre. Un comparateur de phase adapté aux impulsions issues du détecteur d'énergie a été proposé dans cette étude. Les circuits ont ensuite été dimensionnés dans le but d'obtenir de très bonnes performances en termes de jitter et de consommation. En particulier, les performances mesurées (sous pointes) du circuit CDR à 1 Mbit/s permettent d'envisager une gestion d'énergie efficace (réduction de plus de 97% de la consommation du récepteur). Dans le cadre d'une chaîne de télémesure avion vers sol, deux circuits CDR numériques ont également été réalisés durant cette thèse. Une PLL numérique du second degré a été implémentée en vue de fournir des données et une horloge synchrone de celles-ci afin de piloter une chaîne SOQPSK entièrement numérique. Un circuit ELGS a également mis au point pour fonctionner au sein d'un récepteur PCM/FM. / Clock and data recovery circuits are required in many wireless communication systems. This thesis is about development of such circuits with: firstly, the realization, in HCMOS9 0.13 μm of STMICROELECTRONICS technology, of 1 and 54 Mb/s analog CDR circuits, and secondly, the implementation of programmable digital circuits at low rates. In the aim of an impulse UWB transceiver dealing with video transmission, a CDR circuit at 54 Mb/s rate has been realized to provide clock signal synchronously with narrow pulses (their duration is about a few nanoseconds) from the energy detector. Another CDR circuit has been built at 1 Mb/s rate in a non-coherent IR- UWB receiver power management context. Both circuits have been implemented as 3rd order analog PLL. In this work, a phase comparator suitable for “RZ low duty cycle” data from the energy detector has been proposed. Circuits have been sized to obtain very good performances in terms of jitter and power consumption. Particularly, measured performances of the 1 Mb/s CDR circuit allow to plan an efficient power management (a decrease of more than 97% of the receiver total power consumption). In the context of a telemetry system from aircraft to ground, two digital CDR circuits have also been implemented. A second order digital PLL has been adopted in order to provide synchronous clock and data to an SOQPSK digital transmitter. Also, a digital ELGS circuit has been proposed to work in a PCM/FM receiver. For both CDR structures, the input signal rate is programmable and varies globally from 1 to 30 Mb/s.