Thèse numérisée par la Division de la gestion de documents et des archives de l'Université de Montréal

Un des défis de l'Electronique de Puissance moderne est la Compatibilité Electromagnétique (CEM). Devant l'accroissement de la rapidité de commutation, le câblage devient un composant à part entière. Il doit donc être modélisé. L'objectif de ce travail est de montrer qu'il est possible à l'heure actuelle de simuler entièrement un convertisseur moderne, en tenant compte des imperfections dues au câblage (simulation fine). Les formes d'ondes en commutation obtenues sont suffisamment précises pour prédire les performances vis-à-vis de la CEM. Cependant, ce type de simulation est relativement long, et cette approche doit être réservée à la vérification de l'implantation technologique [male. Elle ne peut servir d'aide au concepteur. C'est pourquoi des modèles analytiques plus simples sont développés à partir de l'analyse des résultats de simulation fine. Ces modèles, d'une bonne précision, font intervenir des paramètres technologiques, et peuvent servir d'aide à la conception. Les deux approches ont été appliquées à un convertisseur réalisé sur Circuit Imprimé et en technologie Substrat Métallique Isolé (SMI). L'influence d'une capacité de découplage sur le niveau des perturbations conduites a également été examinée dans les deux cas.

La maquette numérique d'un produit occupe une position centrale dans le processus de développement de produit. Elle est utilisée comme représentation de référence des produits, en définissant la forme géométrique de chaque composant, ainsi que les représentations simplifiées des liaisons entre composants. Toutefois, les observations montrent que ce modèle géométrique n'est qu'une représentation simplifiée du produit réel. De plus, et grâce à son rôle clé, la maquette numérique est de plus en plus utilisée pour structurer les informations non-géométriques qui sont ensuite utilisées dans diverses étapes du processus de développement de produits. Une demande importante est d'accéder aux informations fonctionnelles à différents niveaux de la représentation géométrique d'un assemblage. Ces informations fonctionnelles s'avèrent essentielles pour préparer des analyses éléments finis. Dans ce travail, nous proposons une méthode automatisée afin d'enrichir le modèle géométrique extrait d'une maquette numérique avec les informations fonctionnelles nécessaires pour la préparation d'un modèle de simulation par éléments finis. Les pratiques industrielles et les représentations géométriques simplifiées sont prises en compte lors de l'interprétation d'un modèle purement géométrique qui constitue le point de départ de la méthode proposée.

La thèse s'articule autour du thème des FPGA embarqués(eFPGAs). Ce manuscrit analyse les solutions existantes actuellement et discute les challenges et opportunités de ces technologies; une analyse en profondeur des échecs des tentatives passées est également donnée. Sur la base des solutions existantes dans la littérature, une structure de eFPGA à topologie de type grille est proposée, décrite en langage VHDL RTL. Cette solution comporte également les outils de programmation associés. Sur la base de cette proposition, des explorations sont menées quant à la pertinence des solutions proposées au sens de métriques d'actualité tells que densité logique, performance et consommation. Une des contributions notables de cette thèse repose sur la proposition d'une architecture de switch unifiée éliminant les blocs de connexions ainsi que l'interconnexion locale typique des FPGA actuels(telles que ceux modélisables dans le logiciel VPR) tout en autorisant une bonne routabilité. Toutes les expérimentations ont été menées sur une technologie CMOS 65nm faible puissance du fondeur STMicroelectronics, qui permet de fait d'obtenir des évaluations pertinentes. Une seconde contribution notable repose sur l'exploration de l'intégration de eFPGA dans un contexte système sur puce (SoC). Cette approche repose sur l'adjonction d'un eFPGA au sein d'un système intégré, au côté d'un processeur de type LEON3, la programmation s'effectuant sur la base d'une approche de type ESL. Deux explorations sont ainsi déclinées, comme unité intégrée au sein du processeur et comme coprocesseur. Les résultats présentés permettent ainsi d'analyser sous plusieurs angles les compromis possibles ainsi que les perspectives et limitations de ce type d'approches. Finalement, un cas d'étude est également présenté quant à l'intégration de mémoires de type magnétique (MRAM) au sein-même de l'architecture du eFPGA.

Les composants optoélectroniques sont de plus en plus utilisés dans les systèmes micro-ondes. Les liaisons par fibres optiques, permettent par exemple une réduction significative de la taille et de la masse des systèmes de distribution de signaux à bord des systèmes embarqués (avion, satellite, radar,&). Cependant, les performances de ces systèmes dépendent des performances des dispositifs utilisés pour les conversions électrique/optique et optique/électrique, de la technique de modulation optique choisie, des amplificateurs micro-ondes utilisés, de la qualité de la fibre optique et, finalement, de la topologie choisie pour réaliser le système entier. Ceci explique l'importance de développer une approche de modélisation efficace pour ces systèmes. Cette thèse nous a permis de développer une telle approche basée sur un logiciel de simulation de circuits hyperfréquences, comprenant différentes méthodes d'analyse des systèmes non-linéaires (dont la balance harmonique) et du bruit dans ces systèmes (conversion de bruit entre les harmoniques). L'originalité de ce travail consiste en l'utilisation de ce logiciel pour simuler des composants optoélectroniques, qui sont décrits par des équivalents électriques ou mathématiques. Grâce à cette étude, nous avons pu modéliser dans un premier temps une liaison optique utilisant un modulateur de Mach-Zehnder et incluant les différentes composantes de bruit du système. Un modèle est également proposé pour un discriminateur de fréquence micro-ondes à ligne à retard optique et enfin pour un discriminateur de fréquence optique. Sur la base de cette étude, un discriminateur de fréquence micro-onde utilisant une ligne à retard optique de plusieurs kilomètres a été conçu et réalisé. Ce système présente des performances en bruit de phase à l'état de l'art.

Les environnements CAO fournissent des outils puissants pour la programmation graphique et la manipulation d'entités géométriques complexes. Dans cette thèse, nous proposons d'exploiter ce potentiel dans le domaine de la conception de robots parallèles. Ces robots sont considérés comme une alternative intéressante vis-à-vis de leurs homologues sériels dans différentes applications comme le " pick and place " et l'usinage. Cependant, leur utilisation industrielle est encore restreinte en raison d'un espace de travail limité, de modèles géométriques difficiles à résoudre et l'existence de configurations singulières délimitant leur domaine d'exploitation. L'analyse et la caractérisation de l'espace de travail jouent alors un rôle fondamental dans la phase de conception de robots manipulateurs parallèles. Dans ce travail de thèse, nous proposons des approches géométriques originales donnant lieu à un ensemble de méthodes et techniques basées CAO pour l'analyse et la caractérisation de l'espace de travail de robots parallèles plans et spatiaux. L'espace de travail est généré comme un solide dans l'environnement CAO à partir d'un paramétrage géométrique, d'esquisses et d'opérations élémentaires telles que le balayage hélicoïdal et l'intersection. Nous avons montré que ces méthodes constituent des outils pertinents et efficaces d'aide à la conception des mécanismes parallèles. Ils permettent également la résolution du problème géométrique direct et la génération de trajectoires libres de singularités. Plusieurs types de manipulateurs ont été considérés dans ce travail pour mettre en avant et illustrer les techniques CAO / Géométriques proposées : robots parallèles plans à 3 degrés de mobilité de type 3-RPR, 3-RRR, 3-PPR et 3-PRR, robots parallèles spatiaux à 6 degrés de mobilité de type ou 3-CRS ou 3-PRRS.

La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil donne une évaluation de la forme et de la taille de ces blocs, à partir de leurs spécifications fonetionelles. Il est composé par un ensemble de sousprogrammes d'évaluation spécialisés pour les différents types de blocs fonetionnels qui peuvent constituer un circuit VLSI. / The prediction of the floor plan topological organization in the design process of a complex VLSI circuit is very important. This thesis presents a study about statistical properties of the main blocks that compose an integrated circuit. A prototype tool for topological evaluation is also presented. This tool provides an evaluation of the shape and size of these blocks from their functional specifications. It is composed of a set of evaluation rotines specialized for the different functional blocks which may constitute a VLSI circuit.

La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil donne une évaluation de la forme et de la taille de ces blocs, à partir de leurs spécifications fonetionelles. Il est composé par un ensemble de sousprogrammes d'évaluation spécialisés pour les différents types de blocs fonetionnels qui peuvent constituer un circuit VLSI. / The prediction of the floor plan topological organization in the design process of a complex VLSI circuit is very important. This thesis presents a study about statistical properties of the main blocks that compose an integrated circuit. A prototype tool for topological evaluation is also presented. This tool provides an evaluation of the shape and size of these blocks from their functional specifications. It is composed of a set of evaluation rotines specialized for the different functional blocks which may constitute a VLSI circuit.

La maquette numérique d'un produit occupe une position centrale dans le processus de développement de produit. Elle est utilisée comme représentation de référence des produits, en définissant la forme géométrique de chaque composant, ainsi que les représentations simplifiées des liaisons entre composants. Toutefois, les observations montrent que ce modèle géométrique n'est qu'une représentation simplifiée du produit réel. De plus, et grâce à son rôle clé, la maquette numérique est de plus en plus utilisée pour structurer les informations non-géométriques qui sont ensuite utilisées dans diverses étapes du processus de développement de produits. Une demande importante est d'accéder aux informations fonctionnelles à différents niveaux de la représentation géométrique d'un assemblage. Ces informations fonctionnelles s'avèrent essentielles pour préparer des analyses éléments finis. Dans ce travail, nous proposons une méthode automatisée afin d'enrichir le modèle géométrique extrait d'une maquette numérique avec les informations fonctionnelles nécessaires pour la préparation d'un modèle de simulation par éléments finis. Les pratiques industrielles et les représentations géométriques simplifiées sont prises en compte lors de l'interprétation d'un modèle purement géométrique qui constitue le point de départ de la méthode proposée. / The digital mock-up (DMU) of a product has taken a central position in the product development process (PDP). It provides the geometric reference of the product assembly, as it defines the shape of each individual component, as well as the way components are put together. However, observations show that this geometric model is no more than a conventional representation of what the real product is. Additionally, and because of its pivotal role, the DMU is more and more required to provide information beyond mere geometry to be used in different stages of the PDP. An increasingly urging demand is functional information at different levels of the geometric representation of the assembly. This information is shown to be essential in phases such as geometric pre-processing for finite element analysis (FEA) purposes. In this work, an automated method is put forward that enriches a geometric model, which is the product DMU, with function information needed for FEA preparations. To this end, the initial geometry is restructured at different levels according to functional annotation needs. Prevailing industrial practices and representation conventions are taken into account in order to functionally interpret the pure geometric model that provides a start point to the proposed method.

La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil donne une évaluation de la forme et de la taille de ces blocs, à partir de leurs spécifications fonetionelles. Il est composé par un ensemble de sousprogrammes d'évaluation spécialisés pour les différents types de blocs fonetionnels qui peuvent constituer un circuit VLSI. / The prediction of the floor plan topological organization in the design process of a complex VLSI circuit is very important. This thesis presents a study about statistical properties of the main blocks that compose an integrated circuit. A prototype tool for topological evaluation is also presented. This tool provides an evaluation of the shape and size of these blocks from their functional specifications. It is composed of a set of evaluation rotines specialized for the different functional blocks which may constitute a VLSI circuit.