Depuis le début du troisième millénaire, des domaines comme l’automobile, le médical, l’industrie agroalimentaire ou l’électronique grand public (smartphone, ordinateur, Hi-fi etc.) sont devenus de plus en plus demandeurs de puces électroniques. Les besoins ont évolué de sorte que la diversification des fonctions des puces électroniques est devenue le nouveau paradigme de la microélectronique. Dans le même temps, des objets biologiques ayant des propriétés très diverses et très spécifiques sont découverts et étudiés. Certains sont conceptuellement considérés comme des solutions ultimes pour répondre à certains défis de l’électronique moderne comme l’utilisation d’origami d’ADN pour la lithographie. De plus il existe une adéquation entre les dimensions des objets biologiques et les transistors les plus fins. Nous nous sommes donc posé la question de savoir si cette convergence d’échelle pouvait permettre la cohabitation de l’électronique et de la biologie pour créer des dispositifs hybrides. Nous avons d’abord étudié l’utilisation d’objets biologiques filiformes comme interconnexions nanométriques. Dans ces recherches des objets biologiques sont utilisés en substitution de matériaux classiques. Toutefois il est loin d’être évident de mesurer leurs propriétés électroniques (mobilité des charges, fiabilité) contrairement aux semi-conducteurs standards. Nous avons donc construit un dispositif de tests électriques facilement utilisable par les biologistes et les électroniciens pour la caractérisation électrique de ces objets biologiques nanométriques. Certains objets biologiques réalisent, de manière naturelle, des interactions ciblées avec des agents biologiques spécifiques parfois pathogènes ou dangereux, ils ont aussi l’avantage de pouvoir être fabriqués à façon comme les protéines. Cela permet d’ouvrir une nouvelle voie dans la fabrication de capteurs dans laquelle les objets biologiques seront interfacés avec les structures électroniques. Nous avons donc travaillé sur la fabrication d'un capteur hybride à base de nanofils de silicium pilotés par un circuit CMOS et permettant un interfaçage entre nanofil et objet biologique. Dans le domaine des capteurs il existe une application qui focalise actuellement beaucoup l’attention, la détection de charges électriques de faibles intensités. Il existe plusieurs techniques mais elles sont toutes perfectibles soit à cause de leur coût soit à cause du temps nécessaire à la réalisation du séquençage soit encore à cause de la difficulté de mise en œuvre du séquençage. Nous avons donc étudié la possibilité de détecter une charge électrique unique. Etant donné la complexité de la question nous avons décidé de répondre à l’aide d’une série de simulations. / Since the beginning of the third millennium, domains such as automotive, medical, food industry or consumer electronics (smartphone, computer, Hi-Fi etc.) are increasingly demanding more electronics chips. Needs have evolved so that, chips have to embed multiple function and diversification has become the new paradigm of electronics researches. At the same time, new biological objects with very specific and diverse properties are discovered and studied. Some are considered as ultimate solution to answer new microelectronics challenges. Moreover, there is a scale similarity between the finest transistors and biological objects. We asked ourselves the question: Can we use this similarity to create hybrid device? First, we investigated the application of nano biological object as interconnections. Despite of research the electrical characterization of biological object is still difficult to manage unlike standard materials as semi-conductors, so we developed an easy to use electrical characterization platform. Some biological object naturally reacts with dangerous or pathogenic agents and could be custom manufactured as proteins. This kind of object can be useful to create new hybrid sensors. We worked on design, manufacturing and characterization of 3D hybrid sensors based on silicon nanowires driven by a CMOS circuit. Then we investigated, with a simulation study, the possibility to detect a fine electric charge with a silicone nanowire which is a current area of interest in sensors research.

Referências de tensão são blocos fundamentais em uma série de aplicações de sinais mistos e de rádio frequência, como por exemplo, conversores de dados, PLL's e conversores de potência. A implementação CMOS mais usada para referências de tensão é o circuito Bandgap devido sua alta previbilidade, e baixa dependência em relação à temperatura e tensão de alimentação. Este trabalho estuda aplicação de Referência de Tensão Bandgap. O princípio, as topologias tradicionalmente usadas para implementar este método e as limitações que essas arquiteturas sofrem são investigadas. Será também apresentada uma pesquisa das questões recentes envolvendo alta precisão, operação com baixa tensão de alimentação e baixa potência, e ruído de saída para as referências Bandgap fabricadas em tecnologias submicrométricas. Além disso, uma investigação abrangente do impacto causado pelo o processo da fabricação e do ruído no desempenho da referência é apresentada. Será mostrado que o ruído de saída pode limitar a precisão dos circuitos Bandgap e seus circuitos de ajuste. Para desenvolver nosso trabalho, três Referências Bandgap foram projetadas utilizando o processo IBM 7RF 0.18 micra com uma tensão de alimentação de 1.8V. Também foram projetados os leiautes desses circuitos para prover informações pósleiaute extraídos e resultados de simulação elétrica. Este trabalho provê uma discussão de algumas topologias e das práticas de projeto para referências Bandgap. / A Voltage Reference is a pivotal block in several mixed-signal and radio-frequency applications, for instance, data converters, PLL's and power converters. The most used CMOS implementation for voltage references is the Bandgap circuit due to its highpredictability, and low dependence of the supply voltage and temperature of operation. This work studies the Bandgap Voltage References (BGR). The most relevant and the traditional topologies usually employed to implement Bandgap Voltage References are investigated, and the limitations of these architectures are discussed. A survey is also presented, discussing the most relevant issues and performance metrics for BGR, including, high-accuracy, low-voltage and low-power operation, as well as the output noise of Bandgap References fabricated in submicrometer technologies. Moreover, a comprehensive investigation on the impact of fabrication process effects and noise on the reference voltage is presented. It is shown that output noise can limit the accuracy of the BGR and trim circuits. To support and develop our work, three BGR´s were designed using the IBM 0.18 Micron 7RF process with a supply voltage of 1.8 V. The layouts of these circuits were also designed to provide post-extracted layout information and electrical simulation results. This work provides a comprehensive discussion on the structure and design practices for Bandgap References.

Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo. / To maintain performance at reduced power supply voltage, transistor threshold voltages and dimensions have been scaled down for decades. Scaling transistor into the sub-100nm technologies has resulted in a dramatic increase in leakage currents, which have become a significant portion of the total power consumption in scaled technologies, in many case achieving 30-50% of the overall power consumption under nominal operating conditions. For this condition, standby currents in CMOS logic gates represent an important challenge in nanometer technologies, leakage dissipation being a critical factor in low-power design. It means the static power dissipation should be considered as soon as possible in the integrated circuit design flow. This thesis reviews the major leakage current mechanisms and several reduction techniques. It presents the development of a straightforward method for very fast estimation of subthreshold current in CMOS series-parallel logic gates. This estimation method is based on electrical conductivity association of series-parallel transistor arrangements. Combined with a gate oxide leakage model based on transistor bias condition, it is possible to provide a better prediction of total leakage consumption in transistor networks. The previous estimation method is fast but it is not focused on accuracy. A new accurate subthreshold and gate leakage current estimation method is also developed based on simplified analytical leakage currents models. Instead of previous works focused on series-parallel device arrangements, this method evaluates the leakage in general transistor networks. The presence of on-switches in off-networks, ignored by previous works, is also considered in the proposed static current analysis. The new leakage model has been validated through electrical simulations, taking into account a 130nm and 90nm CMOS technology, with good correlation of the results, demonstrating the model accuracy.

É apresentado um amplificador de potência (PA) com controle digital da potência de saída, operando na banda S de frequência (2,2 GHz). Este PA utiliza um transformador de entrada para reduzir as flutuações dos sinais de terra. Um estágio de excitação oferece uma impedância apropriada para a fonte de entrada e ganho para o próximo estágio. O estágio de controle é usado para melhorar a eficiência do PA, composto por quatro ramos paralelos de chaves, onde os estados (ligado ou desligado) são separadamente ativados por uma palavra de controle de 4 bits. O estágio de saída implementa um amplificador classe E, usando uma topologia cascode para minimizar o estresse de tensão sobre os transistores, permitindo sua utilização sob tensão de alimentação de 3,3 V para se atingir uma potência de saída máxima em torno de 1 W, em um processo CMOS 130 nm, cuja tensão típica de alimentação é 1,2 V. O PA proposto foi projetado em uma tecnologia CMOS 130 nm para RF, ocupa uma área de 1,900 x 0,875 mm2 e os resultados das simulações em leiaute extraído obtidos demonstram uma potência de saída máxima de 28,5 dBm (707 mW), com PAE (Power- Added Efficiency) correspondente de 49,7%, para uma tensão de alimentação de 3,3 V. O controle de 4 bits permite um ajuste dentro da faixa dinâmica da potência de saída entre 13,6 a 28,5 dBm (22,9 a 707 mW), divididos em 15 passos, com o PAE variando de 9,1% a 49,7%. O PA proposto permite redução do consumo de potência quando este não está transmitindo na potência máxima. A potência consumida atinge um mínimo de 0,21Wquando a potência de saída é de 13,6 dBm (22,9 mW) e um máximo de 1,4 W quando a potência de saída é de 28,5 dBm (707 mW), o que representa 1,19 W de economia, aumentando a vida da bateria. A linearidade obtida neste circuito mostrou-se suficiente para atender os requisitos da máscara de emissão de espúrios de um padrão de comunicação com envoltória constante largamente utilizado, apresentando desempenho adequado para atender as especificações dos sistemas de comunicações modernos. / A power amplifier with digital power control useful to S-Band (2.2 GHz) applications and with an output power around 1 W is presented. It uses an input transformer to reduce ground bounce effects. A tuned driver stage provides impedance matching to the input signal source and proper gain to the next stage. A control stage is used for efficiency improvement, composed by four parallel branches where the state (on or off) is separately activated by a 4-bit input. The class-E power stage uses a cascode topology to minimize the voltage stress over the power transistors, allowing higher supply voltages. The PA was designed in a 130 nm RF CMOS process and the layout has a total area of 1.900 x 0.875 mm2, post-layout simulations resulted a peak output power of 28.5 dBm with a maximum power added efficiency (PAE) around 49.7% under 3.3 V of supply voltage. The 4-bit control allows a total output power dynamic range adjustment of 14.9 dB, divided in 15 steps, with the PAE changing from 9.1% to 49.7%. The proposed PA allows reduce the power consumption when it isn’t transmitting at the maximum output power. Where the power consumption is only 0.21 W when the PA is at the minimum output power level of 13.6 dBm (22.9 mW), which is 1.19 W smaller than the power consumption at full mode (1.4 W), increasing the battery life. The linearity in this circuit meet the emission mask requirements for a widely used communication standard with constant envelope. Post-layout simulation results indicate an overall performance adequate to fulfill the specifications of modern wireless communication systems.

Referências de tensão são blocos fundamentais em uma série de aplicações de sinais mistos e de rádio frequência, como por exemplo, conversores de dados, PLL's e conversores de potência. A implementação CMOS mais usada para referências de tensão é o circuito Bandgap devido sua alta previbilidade, e baixa dependência em relação à temperatura e tensão de alimentação. Este trabalho estuda aplicação de Referência de Tensão Bandgap. O princípio, as topologias tradicionalmente usadas para implementar este método e as limitações que essas arquiteturas sofrem são investigadas. Será também apresentada uma pesquisa das questões recentes envolvendo alta precisão, operação com baixa tensão de alimentação e baixa potência, e ruído de saída para as referências Bandgap fabricadas em tecnologias submicrométricas. Além disso, uma investigação abrangente do impacto causado pelo o processo da fabricação e do ruído no desempenho da referência é apresentada. Será mostrado que o ruído de saída pode limitar a precisão dos circuitos Bandgap e seus circuitos de ajuste. Para desenvolver nosso trabalho, três Referências Bandgap foram projetadas utilizando o processo IBM 7RF 0.18 micra com uma tensão de alimentação de 1.8V. Também foram projetados os leiautes desses circuitos para prover informações pósleiaute extraídos e resultados de simulação elétrica. Este trabalho provê uma discussão de algumas topologias e das práticas de projeto para referências Bandgap. / A Voltage Reference is a pivotal block in several mixed-signal and radio-frequency applications, for instance, data converters, PLL's and power converters. The most used CMOS implementation for voltage references is the Bandgap circuit due to its highpredictability, and low dependence of the supply voltage and temperature of operation. This work studies the Bandgap Voltage References (BGR). The most relevant and the traditional topologies usually employed to implement Bandgap Voltage References are investigated, and the limitations of these architectures are discussed. A survey is also presented, discussing the most relevant issues and performance metrics for BGR, including, high-accuracy, low-voltage and low-power operation, as well as the output noise of Bandgap References fabricated in submicrometer technologies. Moreover, a comprehensive investigation on the impact of fabrication process effects and noise on the reference voltage is presented. It is shown that output noise can limit the accuracy of the BGR and trim circuits. To support and develop our work, three BGR´s were designed using the IBM 0.18 Micron 7RF process with a supply voltage of 1.8 V. The layouts of these circuits were also designed to provide post-extracted layout information and electrical simulation results. This work provides a comprehensive discussion on the structure and design practices for Bandgap References.

Dans la réalisation de circuits intégrés hybrides électroniques - photoniques pour les réseaux télécom, les modulateurs intégrés plasmoniques pourront jouer un role essentiel de codage de l'information en signaux optiques. Cette thése montre la réalisation d'une approche modulateur plasmonique a effet de champ, intégrée en silicium en utilisant les technologies CMOS standards. Ce modulateur MOS plasmonique présente diverses propriétés intéressantes, a savoir un confinement optique fort, permettant une augmentation de l'interaction lumiére matiére. Ces modulateurs plasmoniques permettent aussi de réduire l'inadéquation entre la taille des dispositifs en photonique Si et celle de l' électronique, ce qui permet d'envisager une convergence de leur fabrication en technologie VLSI sur une meme puce. Le modulateur étudié dans ce mémoire repose sur l'accumulation de porteurs dans un condensateur MOS a grille cuivre integer dans un guide d'onde en silicium, nécessitant aux technologies front end et back end Cu d etre combinés de quelques nanométres l'une de l'autre. Nous présentons aussi de nouveaux designs pour injecter de la lumiére a partir de guide d'onde SOI dans un guide a nanostructure plasmonique et les mesures d'une modulation électro-optique dans les structures MOS plasmoniques / Compact and low energy consumption integrated optical modulator is urgently required for encoding information into optical signals. To that respect, the use of plasmon modes to modulate light is of particular interest when compared to the numerous references describing silicon based optical modulators. Indeed, the high field confinement properties of those modes and the increased sensitivity to small refractive index changes of the dielectric close to the metal can help decrease the characteristic length scales of the devices, towards to that of microelectronics.This thesis investigates the realization of Si field-effect plasmonic modulator integrated with a silicon-on insulator waveguide (SOI-WG) using the standard CMOS technology. The material aspects and also the technological steps required in order to realize an integrated plasmonic modulator compatible with requirements of CMOS technology were investigated. First, we demonstrate a Metal-Nitride-Oxide-Semiconductor (MNOS) stack for applications in electro-optical plasmonic devices, so that a very low optical losses and reliable operation is achieved. This objective is met thanks to a careful choice of materials: (i) copper as a metal for supporting the plasmonic mode and (ii) stoechiometric silicon nitride as an ultrathin low optical loss diffusion barrier to the copper. Final electrical reliability is above 95% for a 3 nm thick Si3N4 layer, leakage current density below 10-8 A.cm-2 and optical losses as low as 0.4 dB.μm-1 for a 13 nm thick insulator barrier, in agreement with the losses of the fundamental plasmonic mode estimated by 3D FDTD calculations, using the optical constant of Cu measured from ellipsometry. After demonstrating the MNOS as an appropriate structure for electro-optical CMOS plasmonics, we fabricate a vertical Metal-Insulator-Si-Metal (MISM) waveguide integrated with an SOI-WG, where the back metal was fabricated by flipping and molecular bonding of the original SOI wafer on a Si carrier wafer. The active device area varies from 0.5 to 3 μm2, 0.5 μm width and length varying from 1 to 6 μm.An efficient and simple way to couple light from Si-WG to vertical MISM PWG was experimentally realized by inserting a Metal-Insulator-Si-Insulator (MISI) coupling section between the two waveguides. We demonstrate that such couplers operates at 1.55 μm with the highest efficiency geometry corresponds to a compact length of 0.5 μm with coupling loss of just 2.5 dB (50 %) per facets. This value is 3 times smaller compared to the case of direct coupling (without any MISI section). High-k dielectrics are demonstrated as promising solution to reduce both the MISM absorption loss and the operation voltage. Given that interest, we experimental demonstrate an electrical reliable high-k stack for future applications to the MOS plasmonic modulators.A few μm long plasmonic modulator is experimentally investigated. Devices show leakage current below 10 fA through the copper electrodes based MOS capacitance. The accumulation capacitance (few fF) was found to scale with the surface of the device, in consistent with the expected equivalent oxide thickness of the MOS stack of our modulator. A low electro-absorption (EA) modulation showing capacitive behaviour was experimentally demonstrated in agreement with simulations. Finally, low energy consumption devices 6 fJ per bit was demonstrated.

Para manter o desempenho a uma tensão de alimentação reduzida, a tensão de threshold e as dimensões dos transistores têm sido reduzidas por décadas. A miniaturização do transistor para tecnologias sub-100nm resulta em um expressivo incremento nas correntes de fuga, tornando-as parte significativa da potencia total, alcançando em muitos casos 30-50% de toda a potencia dissipada em condições normais de operação. Por estas condições, correntes estáticas em células CMOS representam um importante desafio em tecnologias nanométricas, tornando-se um fator crítico no design de circuitos de baixa potência. Isto significa que dissipação de potência estática deve ser considerada o quanto antes no fluxo de projetos de circuitos integrados. Esta tese revisa os principais mecanismos de fuga e algumas técnicas de redução. Também é apresentado um modelo de estimativa rápida da corrente de subthreshold em células lógicas CMOS série - paralelo. Este método é baseado em associações de condutividade elétrica série – paralelo de transistores. Ao combinar com o modelo de estimativa da corrente de fuga de gate baseada nas condições estáticas dos transistores é possível fornecer uma melhor predição da corrente de fuga total em redes de transistores. O modelo de estimativa anterior é rápido porem seu foco não esta na precisão. Um novo e preciso modelo para corrente de fuga de subthreshold e de gate é também apresentado baseado em modelos analíticos simplificados das correntes de fuga. Ao contrario do modelo anterior que era destinado a redes de transistores serie – paralelo, o novo método avalia as correntes de fuga em rede de transistores complexas. A presença de transistores conduzindo em redes de transistores não conduzindo, ignorados em trabalhos anteriores, é também avaliado no trabalho proposto. O novo modelo de corrente de fuga foi validado através de simulações elétricas, considerando processos CMOS 130nm e 90nm, com boa correlação dos resultados, demonstrando a precisão do modelo. / To maintain performance at reduced power supply voltage, transistor threshold voltages and dimensions have been scaled down for decades. Scaling transistor into the sub-100nm technologies has resulted in a dramatic increase in leakage currents, which have become a significant portion of the total power consumption in scaled technologies, in many case achieving 30-50% of the overall power consumption under nominal operating conditions. For this condition, standby currents in CMOS logic gates represent an important challenge in nanometer technologies, leakage dissipation being a critical factor in low-power design. It means the static power dissipation should be considered as soon as possible in the integrated circuit design flow. This thesis reviews the major leakage current mechanisms and several reduction techniques. It presents the development of a straightforward method for very fast estimation of subthreshold current in CMOS series-parallel logic gates. This estimation method is based on electrical conductivity association of series-parallel transistor arrangements. Combined with a gate oxide leakage model based on transistor bias condition, it is possible to provide a better prediction of total leakage consumption in transistor networks. The previous estimation method is fast but it is not focused on accuracy. A new accurate subthreshold and gate leakage current estimation method is also developed based on simplified analytical leakage currents models. Instead of previous works focused on series-parallel device arrangements, this method evaluates the leakage in general transistor networks. The presence of on-switches in off-networks, ignored by previous works, is also considered in the proposed static current analysis. The new leakage model has been validated through electrical simulations, taking into account a 130nm and 90nm CMOS technology, with good correlation of the results, demonstrating the model accuracy.

Referências de tensão são blocos fundamentais em uma série de aplicações de sinais mistos e de rádio frequência, como por exemplo, conversores de dados, PLL's e conversores de potência. A implementação CMOS mais usada para referências de tensão é o circuito Bandgap devido sua alta previbilidade, e baixa dependência em relação à temperatura e tensão de alimentação. Este trabalho estuda aplicação de Referência de Tensão Bandgap. O princípio, as topologias tradicionalmente usadas para implementar este método e as limitações que essas arquiteturas sofrem são investigadas. Será também apresentada uma pesquisa das questões recentes envolvendo alta precisão, operação com baixa tensão de alimentação e baixa potência, e ruído de saída para as referências Bandgap fabricadas em tecnologias submicrométricas. Além disso, uma investigação abrangente do impacto causado pelo o processo da fabricação e do ruído no desempenho da referência é apresentada. Será mostrado que o ruído de saída pode limitar a precisão dos circuitos Bandgap e seus circuitos de ajuste. Para desenvolver nosso trabalho, três Referências Bandgap foram projetadas utilizando o processo IBM 7RF 0.18 micra com uma tensão de alimentação de 1.8V. Também foram projetados os leiautes desses circuitos para prover informações pósleiaute extraídos e resultados de simulação elétrica. Este trabalho provê uma discussão de algumas topologias e das práticas de projeto para referências Bandgap. / A Voltage Reference is a pivotal block in several mixed-signal and radio-frequency applications, for instance, data converters, PLL's and power converters. The most used CMOS implementation for voltage references is the Bandgap circuit due to its highpredictability, and low dependence of the supply voltage and temperature of operation. This work studies the Bandgap Voltage References (BGR). The most relevant and the traditional topologies usually employed to implement Bandgap Voltage References are investigated, and the limitations of these architectures are discussed. A survey is also presented, discussing the most relevant issues and performance metrics for BGR, including, high-accuracy, low-voltage and low-power operation, as well as the output noise of Bandgap References fabricated in submicrometer technologies. Moreover, a comprehensive investigation on the impact of fabrication process effects and noise on the reference voltage is presented. It is shown that output noise can limit the accuracy of the BGR and trim circuits. To support and develop our work, three BGR´s were designed using the IBM 0.18 Micron 7RF process with a supply voltage of 1.8 V. The layouts of these circuits were also designed to provide post-extracted layout information and electrical simulation results. This work provides a comprehensive discussion on the structure and design practices for Bandgap References.

A crescente necessidade de produzir circuitos integrados (CIs) cada vez mais miniaturizados para aplicações na faixa de microondas (frequências acima de 1 GHz) com baixo custo de produção e baixo consumo de potênca tem motivado a utilização da tradicional tecnologia Complementary Metal Oxide Semiconductor (CMOS) sobre substrato de silício (Si). Uma aplicação de particular interesse em circuitos integrados operando na faixa de microondas a dos indutores ativos. Rotineiramente, estes indutores ativos são fabricados por meio de processos relativamente custosos como aqueles normalmente envolvidos em tecnologias empregando substrato de arsenato de gálio (GaAs). Por outro lado, novas técnicas de litografia CMOS têm possibilitado a construção de transientes MOSFETs alcançando elevadas frequências de operação. Dessa maneira, o objetivo principal deste trabalho é realizar uma investigação da possibilidade de implementação de indutores ativos operando na faixa de microondas empregando uma tecnologia CMOS convencional sobre substrato de silício. Historicamente, a tecnologia CMOS é atrativa devido às suas características de baixo custo de produção, baixo consumo de potência, alta imunidade aos ruídos e também por oferecer maturidade tecnológica. / The growing need to produce integrated circuits (ICs) increasingly miniaturized for applications in the microwave range (frequencies above 1 GHz) with low cost of production and low consumption power has been stimulating the utilization of traditional technology complementary metal oxide semiconductor (CMOS) on silicon (Si) substrate. One application of particular interest in integrated circuits operating in the microwave range is the active inductors. Ordinarily, these active inductors are fabricated by using relatively expensive technological processes like those usually involved in the gallium arsenide (GaAs) technology. Nonetheless, new techniques of lithography applied to CMOS technology have allowed fabricating MOSFETs transistors reaching high frequencies of operation. In this way, the main goal of this work is realize an investigation of the possibility to implement active inductors operating in the microwave range by using traditional CMOS technology, developed on silicon substrate. Historically, the CMOS technology is attractive by its characteristics of low cost of production, low consumption of power, high immunity to noise and also by offering technological maturity.

Indutores Ativos são circuitos que quando utilizados se mostram como uma opção viável para melhorar o aproveitamento de área do chip e o fator de qualidade do indutor, comparado com indutor passivo, além de possibilitar o ajuste de parâmetros. Neste trabalho foram estudadas três topologias e abordagens encontradas na literatura para indutores ativos: indutor ativo simples, indutor ativo cascode, indutor ativo com resistência de realimentação. Propomos uma técnica para garantir que o indutor ativo não apresente pólos com parte real positiva, quando conectado a um circuito RC externo, através do cancelamento entre um pólo e um zero. Propomos também uma nova abordagem de projeto para a topologia indutor ativo com resistência de realimentação a qual chamamos de indutor ativo com baixa resistência de realimentação. Para estudo de aplicabilidade foi projetado um LNA (Low Noise Amplifier) utilizando a abordagem de projeto proposta. O amplificador deve atender requisitos de ganho, frequência de operação, impedância de entrada, consumo de potência, figura de ruído além de estabilidade para cargas de saída (pólos com parte real sempre positiva), utilizando o indutor ativo com baixa resistência de realimentação. / Active inductors are circuits that when used prove to be a viable option to improve chip area usage and the inductor\'s quality factor, compared to the passive inductor, while also allowing parameter adjustment. This work studies three topologies and approaches found in literature for active inductors: simple active inductor, cascode active inductor, active inductor with feedback resistance. We propose a technique to guarantee that the active inductor doesn\'t present poles with a positive real part, when connected to an external RC circuit, through cancelling between a pole and a zero. We also propose a new project approach for the topology of the active inductor with feedback resistance which we call low feedback resistance active inductor. To assess the applicability, a LNA (Low Noise Amplifier) was projected using the proposed project approach. The amplifier must meet the requirements regarding gain, operation frequency, input impedance, power consumption, noise figure and also stability for output loads (poles with an always negative real part), using the low feedback resistance active inductor.