Thèse de doctorat : Automatique, traitement du signal et des images : Nice : 2006. / Bibliogr. p.128-134. Résumés en français et en anglais.

Thèse de doctorat : Informatique et réseaux : Evry-Val d'Essonne : 2009. / Titre provenant de l'écran-titre.

Thèse (M.A.)--Université Laval, 2008. / Bibliogr.: f. 221-230. Webographie: f. 231-233. Publié aussi en version électronique dans la Collection Mémoires et thèses électroniques.

Thèses (M.Sc.)--Université de Sherbrooke (Canada), 2003. / Titre de l'écran-titre (visionné le 20 juin 2006). Publié aussi en version papier.

Th. univ.--Sc. écon.--Univ. de Bourgogne, 1992. / Bibliogr. p. 447-465.

Thèse (M.A.)--Université Laval, 2003. / Bibliogr.: f. 111-114. Publié aussi en version électronique.

Thesis (doctoral)--Universität Bern. / Bibliography: p. vii-viii.

La puissance de fuite est devenue une préoccupation majeure pour les concepteurs de circuits intégrés depuis le nœud technologique 65 nm. En outre, ces fuites sont largement impactées par la variabilité technologique qui augmente nœud après nœud. C'est pourquoi des approches statistiques, qui estiment analytiquement la distribution du courant de fuite d'un circuit, sont des techniques nouvelles et prometteuses pour les technologies avancées. Dans ce cadre, ce travail propose une méthodologie au niveau circuit, capable d’analyser la puissance de fuite, et compatible avec les contraintes de temps de conception et les flots numériques. Un premier résultat de cette étude est de déterminer les paramètres de processus physiques prédominants de la variation de la consommation de puissance statique pour un noeud de la technologie de 32 nm . Pour le travail préliminaire, nous avons utilisé un modèle de PSP 32nm afin de déterminer les paramètres physiques dominants de variation de fuite d' impact. Nous avons constaté que , à l'alimentation nominale , un processus paramètre soit la longueur de grille est le principal contributeur à la propagation de la variation de fuite et n'a plus qu'à être envisagée. Il est montré que, compte tenu seulement un ou deux paramètres peut être suffisant pour obtenir un résultat satisfaisant. Deuxièmement, l'impact des variations globales et locales sur la variabilité de fuite dans la technologie 32nm est analysé. Enfin, un nouveau portail niveau méthodologie statistique pour estimer la consommation d'énergie de fuite des circuits CMOS numériques complexes , en tenant compte des états d'entrée et les variations de processus est proposé en technologie 32nm . L' estimation des fuites statistique est basée sur une pré- caractérisation des cellules de bibliothèques tenant compte des corrélations entre les cellules fuites . Il stocke toutes les informations statistiques ( moyenne, variance pour chaque état de la cellule / entrée ) sous forme de tableau . Le temps de calcul des cellules statistique caractérisation de bibliothèque de fuite est compatible avec les flux existants. Suivant une formulation mathématique est proposé et inséré dans un flot de conception afin d'estimer la distribution de fuite de circuit . Cette méthodologie est validée sur des circuits de différents niveaux de complexité . La méthodologie proposée est simple, rapide et peut être facilement confondu avec le flux existant de conception CAD . La moyenne et la variance des cellules individuelles de fuite , qui sont ensuite combinées pour trouver le courant du circuit de fuite total se caractérisent d'abord. Pour une analyse détaillée , les corrélations entre les cellules et la longueur avec l'état des entrées sont également considérés . Puis , on introduit une formule pour calculer la fuite total du circuit en utilisant la matrice de corrélation , et la moyenne ( μ ) et la variance ( σ2 ) de chacune des cellules . Pour valider cette méthode, les comparaisons sont faites avec Monte Carlo et rapide Spice Simulator (XA) . La méthodologie complète a été validé sur les différents niveaux de circuits de complexité , les résultats présentés pour un plus grand complexe IP ( APIP) qui est constitué de cellules 11475 . Notre approche proposée plus rapide pour les grands IP ( 11K portes ) est près de 400 fois plus que simulateur spice rapide ( XA) . / Leakage power has become a top concern for IC designers in advanced technology nodes (65nm and below) because it has increased by 30-50% the total IC power consumption. In addition, the leakage is largely impacted by the process variations which are increasing node after node. That’s why statistical leakage estimation, which analytically estimates the leakage-current distribution of a circuit, is a new and promising technique for leakage estimation in the deep-sub micron era. The objective of this work is to propose a circuit-level methodology to analyze leakage power, compatible with design time constraints and digital flows. A first result of this work is the determination of the predominant physical process parameters for static power consumption variation for a 32 nm technology node. For the preliminary work we have used a 32nm PSP model in order to determine the dominant physical parameters that impact leakage variation. We have found that, at nominal power supply, one process parameter i.e. gate length is the main contributor to the leakage variation spread and has only to be considered. It is shown that considering only one or two parameters may be enough to get a satisfactory result. Secondly, the impact of global and local variations on leakage variability in 32nm technology is analyzed. Finally, a new gate level statistical methodology to estimate the leakage power consumption of CMOS complex digital circuits, taking into account input states and process variations is proposed in 32nm technology. The statistical leakage estimation is based on a pre-characterization of library cells considering correlations between cells leakages. It stores all statistical information (mean, variance for each cell/input state) in tabular form. Computation time of cells statistical leakage library characterization is compatible with existing flows. Next a mathematical formulation is proposed and inserted into a design flow to estimate circuit leakage distribution. This methodology is validated on circuits of different levels of complexity. The proposed methodology is simple, fast and can be easily merged with existing CAD design flow. The mean and variance of leakage individual cells, which are then combined to find the total leakage current of the circuit are characterized first. For a detailed analysis, the correlations between the cells and the length with the status of inputs are also considered. Then, a formula is introduced for calculating the total leakage from the circuit using the correlation matrix, and the mean (μ) and the variance (σ2) of each of the cells. To validate this methodology, comparisons are made with Monte Carlo and Fast Spice Simulator (XA). The complete methodology had been validated on different level of complexity circuits, results shown for a bigger complex IP (APIP) which consists of 11475 cells. Our proposed approach faster for large IP (11K gates) is nearly 400 times than fast spice simulator (XA).

La présente étude consiste en une approche quantitative et qualitative de la consommation d’instrumentum entre le IIe s. av. J.-C. et le IIIe s. apr. J.-C. dans les agglomérations, sur une territoire correspondant à l’actuelle région Centre. Une analyse globale du petit mobilier a été réalisée pour douze sites. Un essai de formalisation des données est proposé par l’utilisation des analyses statistiques. L’analyse de l’évolution des mobiliers au cours du temps est révélatrice des rythmes de changements différents selon les catégories de mobilier. La deuxième problématique s’attache à comprendre ce qui caractérise ce type d’habitat intercalé entre le chef-lieu du territoire et les habitats ruraux. L’approche effectuée sur un temps long permet la mise en évidence de caractères communs entre les sites de la fin de l’âge du Fer et ceux de la période antique, sur le plan fonctionnel et apporte de nouveaux éléments sur l’histoire des phénomènes d’urbanisation pendant cette période charnière. / The present study is a quantitative and qualitative approach to instrumental consumption between the second century BC and the third century AD in small towns - a territory corresponding to the current region Centre. A global analysis of small artifacts was performed for twelve sites. An attempt to formalize data is offered by the use of statistical analysis . The analysis of the evolution of artefacts over time reveals the rhythms of different changes depending on the categories of artifacts chosen. The second issue focuses on the understanding that characterizes this type of settlement interposed between the capital of the territory and the rural group settlements. . The approach performed over a long time allows the identification of common characteristics between the sites at the end of the Iron Age and those of ancient times on the functional plan and provides new information on the history of urbanization phenomena during this transitional period.

Avec la percée des téléphones portables et des tablettes numériques intégrant des fonctions avancées de traitement de l'information, une croissance exponentielle du marché des systèmes sur puce (SoC pour System On Chip en anglais) est attendue jusqu'en 2016. Ces systèmes, conçus dans les dernières technologies nanométriques, nécessitent des vitesses de fonctionnement très élevées pour offrir des performances incroyables, tout en consommant remarquablement peu. Cependant, concevoir de tels systèmes à l'échelle nanométrique présente de nombreux enjeux en raison de l'accentuation d'effets parasites avec la miniaturisation des transistors MOS sur silicium massif, rendant les circuits plus sensibles aux phénomènes de fluctuations des procédés de fabrication et moins efficaces énergétiquement. La technologie planaire complètement désertée (FD pour Fully depleted en anglais) SOI, offrant un meilleur contrôle du canal du transistor et une faible variabilité de sa tension de seuil grâce à un film de silicium mince et non dopé, apparaît comme une solution technologique très bien adaptée pour répondre aux besoins de ces dispositifs nomades alliant hautes performances et basse consommation. Cependant pour que cette technologie soit viable, il est impératif qu'elle réponde aux besoins des plateformes de conception basse consommation. Un des défis majeurs de l'état de l'art de la technologie planaire FDSOI est de fournir les différentes tensions de seuils (VT) requises pour la gestion de la consommation et de la vitesse. Le travail de recherche de thèse présenté dans ce mémoire a contribué à la mise en place d'une plateforme de conception multi-VT en technologie planaire FDSOI sur oxyde enterré mince (UTB pour Ultra Thin Buried oxide en anglais) pour les nœuds technologiques sub-32 nm. Pour cela, les éléments clefs des plateformes de conception basse consommation en technologie planaire sur silicium massif ont été identifiés. A la suite de cette analyse, différentes architectures de transistors MOS multi-VT FDSOI ont été développées. L'analyse au niveau des circuits numériques et mémoires élémentaires a permis de mettre en avant deux solutions fiables, efficaces et de faible complexité technologique. Les performances des solutions apportées ont été évaluées sur un chemin critique extrait du cœur de processeur ARM Cortex A9 et sur une cellule SRAM 6T haute densité (0,120 µm²). Egalement, une cellule SRAM à quatre transistors est proposée, démontrant la flexibilité au niveau conception des solutions proposées. Ce travail de recherche a donné lieu à de nombreuses publications, communications et brevets. Aujourd'hui, la majorité des résultats obtenus ont été transférés chez STMicroelectronics, où l'étude de leur industrialisation est en cours. / Driven by the strong growth of smartphone and tablet devices, an exponential growth for the mobile SoC market is forecasted up to 2016. These systems, designed in the latest nanometre technology, require very high speeds to deliver tremendous performances, while consuming remarkably little. However, designing such systems at the nanometre scale introduces many challenges due to the emphasis of parasitic phenomenon effects driven by the scaling of bulk MOSFETs, making circuits more sensitive to the manufacturing process fluctuations and less energy efficient. Undoped thin-film planar fully depleted silicon-on-insulator (FDSOI) devices are being investigated as an alternative to bulk devices in 28nm node and beyond, thanks to its excellent short-channel electrostatic control, low leakage currents and immunity to random dopant fluctuation. This compelling technology appears to meet the needs of nomadic devices, combining high performance and low power consumption. However, to be useful, it is essential that this technology is compatible with low operating power design platforms. A major challenge for this technology is to provide various device threshold voltages (VT), trading off power consumption and speed. The research work presented in this thesis has contributed to the development of a multi-VT design platform in FDSOI planar technology on thin buried oxide (UTB) for the 28nm and below technology nodes. In this framework, the key elements of the low power design platform in bulk planar technology have been studied. Based on this analysis, different architectures of FDSOI multi-VT MOSFETs have been developed. The analysis on the layout of elementary circuits, such as standard cells and SRAM cells, has put forward two reliable, efficient and low technological complexity multi- strategies. Finally, the performances of these solutions have been evaluated on a critical path extracted from the ARM Cortex A9 processor and a high-density 6T SRAM cell (0.120µm²). Also, an SRAM cell with four transistors has been proposed, highlighting the design flexibility brought by these solutions. This thesis has resulted in many publications, communications and patents. Today, the majority of the results obtained have been transferred to STMicroelectronics, where the industrialization is in progress.