Orientador : Peter Jurgen Tatsch / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T14:19:46Z (GMT). No. of bitstreams: 1 Yoshioka_RicardoToshinori_M.pdf: 6898659 bytes, checksum: ea42ab9c000962d6c31534273494db00 (MD5) Previous issue date: 1992 / Resumo: Neste trabalho é apresentado um estudo sobre a decapagem por plasma de fotorresiste num reator tipo barril, sendo que o 02 e SF6 foram utilizados como gases de processo. Este estudo foi aplicado no processo de fabricação de pontes aéreas (air bridges). No capítulo I, apresenta-se uma introdução, onde é descrita a importância da decapagem por plasma. No capítulo II mostra-se como é o ambiente de plasma para a decapagem de diversos materiais, utilizados em microeletrônica. No capítulo 111 descrevem-se as principais características que podem ser obtidas nos processos de decapagem por plasma, e no capítulo IV, mostram-se os equipamentos normalmente utilizados. Neste capítulo dá se maior enfoque no reator tipo barril ou tubular, pois foi utilizado esse tipo de aparelho. No capítulo V comentam-se sobre os principais materiais e gases utilizados e no capítulo VI é detalhado o processo da decapagem do fotorresiste por plasma de 02 e gases fluorados. A parte experimental do trabalho é apresentada no capítulo VII. A aplicação da decapagem do fotorresiste por plasma de 02 e SF6 na fabricação de pontes aéreas é mostrada no capítulo VIII. Finalmente as perpectivas e as principais conclusões são apresentadas no capítulo IX. Os principais resultados obtidos neste trabalho são: - Observou-se um aumento da taxa de decapagem do fotorresiste quando se adicionou uma pequena porcentagem do gás SF6 ao plasma de 02 (entre 2% e 5% do fluxo total). - A detecção do ponto final, da decapagem com a mistura, por espectroscopia ótica, pode ser realizada como na decapagem de fotorresiste por plasma de 02. - Foi observado no microscópio ótico que Si e Si02 não sofreram ataques perceptíveis por plasma de 02 e SF6, caracterizando uma boa seletividade. - A utilização da mistura 02/SF6 possibilita a remoção rápida do fotorresiste na fabricação de pontes aéreas sem afetar o metal (AI) / Abstract: Not informed. / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T16:00:39Z (GMT). No. of bitstreams: 1 Leite_RogerioLara_M.pdf: 681548 bytes, checksum: 4d0c0a495d19d9b6c369eb38102a2ce4 (MD5) Previous issue date: 1994 / Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa / Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program / Mestrado / Mestre em Engenharia Elétrica

La generación de números aleatorios es un punto clave en los sistemas criptográficos,su desempeño depende del nivel de aleatoriedad que son capaces de generar. Particularmente, en aplicaciones móviles estos generadores de números aleatorios están sujetos a fuertes restricciones a nivel de diseño de circuito integrado. En la presente tesis se realizó el diseño y simulación de un circuito generador de números aleatorios en tecnología CMOS 0.35 m para el procesador criptográfico de una tarjeta inteligente (Smart Card). El método de generación consiste en el muestreo de un oscilador con jitter elevado, el cual permite dividir al circuito en tres bloques principales. El primero de ellos es el oscilador que fija la frecuencia de muestreo cuyo periodo debe ser mucho más pequeño, en promedio, que el del oscilador con jitter elevado. El segundo bloque consiste en el circuito muestreador, implementado mediante un flip flop tipo T. El tercer bloque es el oscilador afectado por jitter del cual depende, en gran medida, la calidad de los números aleatorios generados. Este consiste en un oscilador triangular donde el ruido térmico, introducido por un par de resistencias, es amplificado. Estos tres bloques, trabajando de manera conjunta, generan los números aleatorios cuya calidad se analizó mediante los algoritmos propuestos por el National Institute of Standards and Technology (NIST) para verificar si el generador es lo suficientemente aleatorio como para ser utilizado en aplicaciones criptográficas. La estructura del presente documento se detalla a continuación. En el primer capítulo se definió el problema a resolver. En el segundo capítulo, se revisaron los conceptos teóricos fundamentales relacionados a los números aleatorios y tecnología CMOS, asimismo, se presentaron diferentes metodologías actuales de generación de números aleatorios en circuitos integrados. En el tercer capítulo, se analizó con detalle la topología a usar y se realizó su diseño respectivo. En el cuarto capítulo se hicieron las simulaciones necesarias para verificar el correcto funcionamiento del circuito y se analizaron las secuencias de números obtenidas usando los algoritmos propuestos por el NIST. Finalmente, se presentan las conclusiones y recomendaciones. / Tesis

El presente trabajo consiste en el diseño de un amplificador diferencial de diferencias (DDA) para la etapa de filtrado de un sistema de adquisición de señales neuronales en un circuito integrado implantable. El bloque analógico se realizó utilizando la tecnología AMS 0.35 μm en el software CADENCE. La metodología usada fue la denominada TOP-DOWN que consiste básicamente en iniciar el diseño con la definición de los parámetros a nivel sistema y descender progresivamente de nivel hasta dimensionar cada transistor y definir el layout del circuito. Una característica importante de esta metodología es que los niveles superiores definen los requerimientos para el siguiente nivel. El segundo objetivo importante es mostrar un flujo de diseño para circuitos integrados donde se utilizan las herramientas de CADENCE. Con esto se busca presentar una documentación que muestre el procedimiento usado a nivel industrial en el desenvolvimiento de circuitos integrados. Es importante mencionar que la principal motivación de realizar este circuito para cumplir los objetivos de la tesis es dar continuación a un proyecto del grupo de microelectrónica que consiste en el desenvolvimiento de un sistema de adquisición de señales neuronales. Algunas partes del proyecto general ya fueron realizadas por tesistas de la universidad y junto con este bloque se completa la parte del filtro pasabanda. El flujo de diseño se desarrollo paso a paso. Primero, se obtuvo las especificaciones del DDA en base a la simulación del macromodelo en el filtro pasabanda con componentes ideales. Luego, con los resultados obtenidos, se determinó los requerimientos de frecuencia, puntos de operación y respuesta en tiempo del circuito. Posteriormente, se dimensionó cada transistor asegurando que el amplificador cumpla con los requerimientos propuestos (modelo nominal y de Montecarlo). De la misma forma que con el esquemático, se validó el netlist del layout simulando los principales parámetros del amplificador y del filtro. Los resultados mas relevantes de la simulación del netlist del circuito extraído del layout son los siguientes: potencia de 5.26μW(@ V DD = 3.3), tensión de offset de 163.89μV y 10.38μVrms de ruido integrado en la banda de paso. Con estos datos, se observa un equilibrio entre la potencia consumida y el ruido integrado del amplificador, que normalmente es muy difícil de conseguir por el diseñador. / Tesis

Over the time, the development of the digital design has increased dramatically and nowadays many different circuits and systems are designed for multiple purposes in short time lapses. However, this development has not been based only in the enhancement of the design tools, but also in the improvement of the verification tools, due to the outstanding role of the verification process that certifies the adequate performance and the fulfillment of the requirements. In the verification industry, robust methodologies such as the Universal Verification Methodology (UVM) are used, an example of this is [1], but they have not been implemented yet in countries such as Peru and they seem inconvenient for educational purposes. This research propose an alternative methodology for the verification process of designs at the industry scale with a modular structure that contributes to the development of more complex and elaborated designs in countries with little or none verification background and limited verification tools. This methodology is a functional verification methodology described in SystemVerilog and its effectiveness is evaluated in the verification of an AES (Advance Encryption Standard) encryption module obtained from [2]. The verification framework is based on a verification plan (developed in this research as well) with high quality standards as it is defined in the industry. This verification plan evaluates synchronization, data validity, signal stability, signal timing and behavior consistency using Assertions, functional coverage and code coverage. An analysis of the outcomes obtained shows that the AES encryption module was completely verified obtaining 100% of the Assertions evaluation, 100% of functional verification and over 95% of code coverage in all approaches (fsm, block, expression, toggle). Besides, the modular structure defines the intercommunication with the Design only in the bottom most level, which facilitates the reuse of the verification framework with different bus interfaces. Nonetheless, this unit level verification framework can be easily instantiated by a system level verification facilitating the scalability. Finally, the documentation, tutorials and verification plan templates were generated successfully and are aimed to the development of future projects in the GuE PUCP (Research group in Microelectronics). In conclusion, the methodology proposed for the verification framework of the AES encryption module is in fact capable of verifying designs at the industry scale with high level of reliability, defining a very detailed and standardized verification plan and containing a suitable structure for reuse and scalability. / Tesis

La presente tesis presenta el diseño de una resistencia integrada, que se requiere en el bloque de filtrado de un dispositivo médico implantable para un sistema de adquisición de señales neuronales con el fin de obtener una alta constante de tiempo y no recurrir a la utilización de resistencias externas en circuitos integrados, siendo así posible abarcar un tópico actual de diseño microelectrónico con alto nivel tecnológico. Se presentan los inconvenientes que existen para su desarrollo, métodos de diseño y los requerimientos del mismo. / Tesis

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2018. / Técnicas de projeto de circuitos digitais atualmente se baseiam principalmente em métodos top-down, que utilizam um conjunto de regras e restrições para auxiliar a construção do projeto. Por conta disso, ainda há um espaço desconhecido de soluções para vários problemas. Algoritmos genéticos, por outro lado, constroem soluções utilizando uma metodologia bottom-up, e provaram-se úteis para problemas de alta complexidade e de otimização. Este trabalho propõe uma nova abordagem para o projeto de circuitos sequenciais utilizando algoritmos genéticos para explorar soluções fora do espaço alcançado atualmente pelo estado da arte. Trabalhos recentes têm um foco grande em evoluir apenas a parte combinacional dos circuitos sequenciais, ou seja, suas funções de transição e saída. Neste projeto, armazenamento e funcionalidade são ambos levados em conta, permitindo que a evolução use dos dois para alcançar seu objetivo. Os experimentos realizados nos circuitos básicos assíncronos, em ordem crescente de complexidade, latches SR, D, XOR, JK, D multiplexada, de duas portas e BILBO, e também nos circuitos síncronos flipflop D e paridade-2, mostram que é possível encontrar soluções inovadoras, algumas com características como melhor utilização de espaço, para esses tipos de circuito. / Current digital circuit design techniques are based on top-down methods, which depend on a set of rules and restrictions made to help the design process. Because of that, there is still an unknown space of solutions for many problems. Genetic algorithms, on the other hand, build solutions by using a bottom-up methodology and have proven themselves useful for high complexity and optimization problems. This work proposes a new approach to the design of sequential circuits by using genetic algorithms to explore solutions outside the design space currently reached by the state of the art. Recent works focus mainly on evolving the combinational part of a sequential circuit, that is, its transition and output functions. In this project, both the mechanism used for storing and its functionality are taken into account, allowing the genetic algorithm to manipulate both in its search. The experiments done on the basic asynchronous circuits, in increasing complexity, SR, D, XOR, JK, multiplexed D, two port and BILBO latches, and on the synchronous circuits D flip-flop and 2 bit parity circuits show that it is possible to find novel solutions, some with improvements such as better space usage, for these kinds of circuits.

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da FEI, São Bernardo do Campo, 2015

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores - Major de Telecomunicações. Faculdade de Engenharia. Universidade do Porto. 2008

Estágio realizado na Qimonda Portugal, S. A / Tese de mestrado integrado. Engenharia Metalúrgica e de Materiais. Faculdade de Engenharia. Universidade do Porto. 2008