Uno de los procesos del diseño de circuitos integrados digitales es la preparación de la información de las máscaras, o MDP por sus siglas en inglés (Mask Data Preparation). La preparación de máscaras recibe el diseño de un circuito y lo convierte en una secuencia de instrucciones que son leídas por una máquina generadora de máscaras. Este proceso es realizado por una serie de algoritmos, ordenados en forma de pipeline, donde la salida de uno es la entrada del siguiente. Uno de los primeros algoritmos ejecutado es el llamado Windfrac, encargado de particionar, o fracturar, polígonos complejos en conjuntos de rectángulos y trapecios horizontales (cuyos lados paralelos son horizontales). Esta fractura inicial tiene gran importancia ya que, al reducir los distintos posibles polígonos de entrada a sólo rectángulos y trapecios horizontales, los algoritmos ejecutados después pueden ser simplificados e incluso tomar menos tiempo. En esta memoria se estudia y documenta el funcionamiento del algoritmo Windfrac, y se reimplementa de una forma más legible y mantenible. El estudio del algoritmo, el cual fue el tema central y lo que más tiempo ocupó, contempla la revisión de ciertos conceptos geométricos y de geometría computacional necesarios para la total comprensión de éste. Debido a que sólo existe un paper que explica un algoritmo parecido, toda la información acerca de cómo funciona Windfrac debió ser deducido a partir del código fuente mismo, cuya implementación era muy difícil de leer. El funcionamiento fue descifrado, principalmente, utilizando casos de prueba y depuradores para ir viendo, paso a paso, lo que el algoritmo hacía dado un polígono. Una vez entendido el funcionamiento completo de Windfrac se reimplementó teniendo en cuenta legibilidad, mantenibilidad y ciertos detalles para mejorar la calidad de los resultados. La legibilidad y mantenibilidad se lograron con una implementación modular, es decir, utilizando estructuras de datos más especializadas y separando funcionalidades en archivos y funciones. La mejora de la calidad se logró escribiendo código para manejar esos casos particulares. Finalmente, se realiza una discusión acerca del tema en estudio y sobre posibles mejoras que pueden ser llevadas a cabo en el futuro, las cuales podrían tener un gran impacto en el desempeño de la aplicación completa. Y, se concluye que el algoritmo fue satisfactoriamente comprendido y que su reimplementación soluciona los problemas de la implementación antigua.

Orientador : Jacobus Wilibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T10:05:20Z (GMT). No. of bitstreams: 1 Chueiri_IvanJorge_M.pdf: 14720870 bytes, checksum: 618b71ab7ca41e4aae5585876627dec7 (MD5) Previous issue date: 1993 / Resumo: Este trabalho visa criar um elo entre processos e projetos de Circuitos Integrados e Dispositivos no Laboratório de Pesquisa e Dispositivos. Na área referente a processos, o Laboratório de Pesquisa e Dispositivos vem desenvolvendo a técnica de "Difusão de Enxofre em Arseneto de Gálio por Processamento Térmico Rápido" e obtendo dispositivos básicos. Dessa forma a partir deste trabalho foram extraidos os parâmetros Spice dos dispositivos em Arseneto de Gálio que vem sendo processados tanto desenvolvemos no Laboratório 39 do LPD. Para um programa de extração (Statz de parâmetros para o modelo de Raytheon et aI.) , utilizado em SPICE3D2 (UCBerkeley). Obtivemos ajustes das curvas caracteristicas experimentais e de modelo com erro menor que 4%. Juntamente com estes parâmetros foram escritos arquivos de tecnologia, que são regras de projetos para o desenho de novos circuitos. Foi desenvolvido um "chipteste" contendo dispositivos e circuitos, com finalidade de se extrair parâmetros e testar a performance de cada um dos circuitos / Abstract: The intent of the thesis. "A Contribution to Integrated Circuit Projects With GaAs MESFET", is to obtain a relationship between the Research on Devices laboratory (lPD) GaAs process and the integrated circuits develop using this process. The LPD develops integrated circuits using the "Rapid Thermal Diffusion of Sulphur in GaAs". The SPICE parameters of the GaAs devices (depletion transistors), made using this process, was extracted. A computer program was developed, that takes as input the carachteristics' curves of a device and gives as output the SPICE parameters according to the Raytheon Model (Statz et aI.). This model is used in the SPICE3-D2 (and upgraded version) developed by UC-Berkeley. We have obtained the experimental characteristics' curves fit with that of the medel with an errer les5 than 4%. We have, also written the technology file/design rules for MAGIC-6.3, for the LPD diffusion process. Using MAGIC we have developed a test chip ("chipteste") with devices and circuits. These devices will be used to extract parameters that will contribute to the fine tuning of the model and the LPD process / Mestrado / Mestre em Engenharia Elétrica

Orientador: Mario Lucio Cortes / Dissertação (mestrado) - Universidade Estadual de Campinas. Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-19T02:29:53Z (GMT). No. of bitstreams: 1 Alexandrino_JosemirdaCruz_M.pdf: 5295142 bytes, checksum: 30f75cfcf6e767504e09e41e4daadaa4 (MD5) Previous issue date: 1994 / Resumo: Este trabalho está organizada em duas partes. Um estudo de técnicas e arquiteturas dedicadas ao reconhecimento de padrões de imagens é abordado na primeira parte. A segunda parte apresenta uma implementação em VLSI de um sistema para o reconhecimento de imagem utilizando a arquitetura de rede neural baseada em memórias RAMs. O estudo de técnicas e arquiteturas inclui exemplos de métodos estatísticos, arquiteturas altamente paralelas e redes neurais. Os métodos estatísticos evidenciam a ineficiência das máquinas monoprocessadas convencionais de propósito geral no reconhecimento de padrões, especialmente nas aplicações de tempo real. Arquiteturas multiprocessadas, especificamente concebidas para esta tarefa, apresentam um desempenho elevado mas não conseguem manipular dados como aqueles encontradas nas imagens obtidas na prática, as quais geralmente apresentam algum conteúdo de ruído. Redes neurais são completamente diferentes de arquiteturas baseadas em processadores programáveis. A execução de um programa é substituído pelo treinamento da rede através de um conjunto apropriado de estímulos. Sua capacidade de generalização, isto é, de fornecer respostas adequadas à estímulos para os quais a rede não foi treinada, possibilita o processamento de dados com algum conteúdo de ruído. Elas foram concebidas a partir da observação dos sistemas nervosos naturais e seu funcionamento. Os neurônios podem ser modelados através de computadores convencionais ou dispositivos eletrônicos. A modelagem direta em dispositivos eletrônicos é mais eficiente e pode ser implementada em VLSI. O sistema proposto é constituído de um cartão para IBM PC composto de uma PLD de controle e um número variável de ASICs que implementam as redes neurais. Os ASICs são agrupados em uma matriz, que pode ser dimensionada de acordo com as necessidades da aplicação, com capacidade máxima de 64 chips. As alternativas de projeto relevantes são apresentadas juntamente com a descrição do sistema e seu princípio de funcionamento, o qual foi validado através de um programa simulador escrito em Pascal. Os resultados de simulação obtidos com esse programa validaram o princípio de funcionamento e possibilitaram o dimensionamento de estruturas tais como barramentos e RAMs. Os aspectos de arquitetura do sistema e dos ASICs foram modelados e validados sobre uma descrição em alto nível escrita em VHDL. O uso de metodologias e ferramentas de EDA apropriadas, onde o projeto é dividido em vários níveis hierárquicos com diferentes graus de abstração possibilitou um maior controle do desenvolvimento do projeto, reduzindo as possibilidades de erro de projeto e reduzindo o tempo para sua realização. A arquitetura permite uma implementação física bastante elegante e regular do ASIC, realizada em CMOS 1,2 um. A dissertação é concluída com um resumo dos trabalhos, extensões futuras e algumas considerações a respeito das características e limitações do sistema proposto. / Abstract: This work is organized in two parts. A study of specific architectures and techniques for image pattern recognition is presented in the first part. The second part presents a VLSI implementation for a image recognition system using the RAM-based neural network architecture. The study of specific architecture and techniques includes examples of statistical methods, highly parallel architectures and neural networks. The statistical methods show the inefficiency of conventional general purpose single-CPU machines in pattem recognition, specially in real time applications. Multiprocessor systems, specifically designed for this task, present high performance but are not well fitted to handle data with a reasonable noise content, such as those found in real world images. Neural networks are entirely dilferent from program based processor architectures. The function executed by processor programming is replaced by training of the neural net with a convenient set of stimulus. Their generalization capability to produce appropriate answers for stimulus out of training set facilitates noisy data processing. Neural networks emulate the nervous systems functionality by modeling their structures. The neurons can be modeled by simulation in conventional computer or by electronic devices. Straight modeling by electronic devices is more efficient and can be implemented in VLSI. The proposed system consists of a PCB composed by a control PLD and a variable number of ASICs to implement the neural network. The ASICs are grouped into an array that can be sized according to the type of application, up to 64 chips. The relevant design altematives are presented along with the system description and its functional principle, which was vali, dated by a simulator program written in Pascal. The simulation results obtained with this program validated the functional principIe and made possible the correct sizing of structures such as bus and RAMs. The system and ASICs architectural aspects were modeled and validated using a high level description written in VHDL. The use of adequate EDA tools and methodologies and the fact that the project was organized hierarchically with dilferent levels of abstraction, allowed a good control of project development, reducing the chances of design error and shortening the development time. The architecture allows a very regular and elegant physical implementation for the ASIC, designed in 1.2 um CMOS. The dissertation concludes with a summary presenting considerations about the proposed system advantages and limitations. / Mestrado / Mestre em Ciência da Computação

En las últimas décadas se ha podido apreciar una fuerte demanda en la miniaturización de los circuitos integrados. Esta reducción de dimensiones tiene entre sus principales objetivos el desarrollo de circuitos electrónicos de bajo consumo de energía, de manera que estos sean aplicados en dispositivos electrónicos que empleen baterías de larga duración como marcapasos, aparatos auditivos, celulares, laptops, etc. Por lo tanto, estos circuitos deben cumplir con demandas tan importantes como operar con baja tensión de alimentación y bajo consumo de potencia (Low Voltage-Low Power LV-LP). Un tipo de Circuito Integrado que ha tenido que adaptarse a estas demandas son los circuitos de referencia de tensión. Este bloque es esencial en muchos sistemas analógicos y de señal mixta, ya que su tensión de salida se diseña para ser predecible y estable frente a las variaciones de temperatura, de la tensión de alimentación, del proceso de su fabricación y debería tener poca dependencia con respecto a la capacidad de carga. La presente tesis muestra el diseño de un circuito de referencia de tensión en tecnología CMOS AMS 0.35 um. Dicho circuito debería cumplir las demandas LV - LP y por ende, debería operar con una tensión de alimentación menor a 1.5 V y una disipación de potencia en el orden de los microvatios.

La resolución temporal es uno de los principales factores que limitan el rendimiento de los sistemas digitales. Debido a ello, la incorporación de módulos que poseen alta resolución en el dominio del tiempo dentro de estructuras estándar ha despertado gran interés en los últimos años. Estos bloques pueden ser usados para mejorar la codificación de las señales binarias (al aumentar los niveles de cuantización) o reducir la distorsión en determinadas modulaciones digitales, entre otras aplicaciones. En esta tesis se aborda la temática desde distintos enfoques. Dos circuitos integrados fueron fabricados para evaluar un novedoso esquema circuital, el cual permite obtener un retardo temporal programable en el orden de los picosegundos, ajustable en un cierto rango para brindar mayor versatilidad ante distintas condiciones de operación. Su control y calibración se realizan mediante palabras binarias, lo que permite su integración en sistemas más complejos totalmente digitales. Ambos circuitos integrados fueron utilizados en distintas variantes de moduladores por ancho de pulso, alcanzando un desempeño superior al de las arquitecturas convencionales debido a la mayor precisión en el posicionamiento de los flancos de las señales. Asimismo, se presenta una nueva técnica de modulación apta para la implementación de un transmisor de radiofrecuencia totalmente digital. La arquitectura propuesta presenta un desempeño comparable con otras técnicas usadas en la actualidad, demostrado con un análisis completo que incluye simulaciones y resultados experimentales. En este caso las implementaciones se realizaron sobre dispositivos de lógica programable. / Time resolution is one of the main factors limiting the performance of digital systems. Due to this, the addition of modules that have high resolution in the time domain within standard structures has awakened great interest in recent years. These blocks can be used to improve the coding of binary signals (by increasing quantization levels) or to reduce distortion in some digital modulations, among other applications. In this thesis, the subject is addressed from different approaches. Two integrated circuits were manufactured to evaluate a novel circuit diagram, which allows obtaining a programmable time delay in the order of picoseconds, adjustable in a given range to provide greater versatility under different operating conditions. Its control and calibration are done using binary words, which allows its integration in more complex fully-digital systems. Both integrated circuits were used in different variants of pulse width modulators, achieving a better performance than conventional architectures due to the greater precision in the positioning of the signal edges. Likewise, a new modulation technique suitable for the implementation of a fully digital radio frequency transmitter is presented. The proposed architecture displays a performance comparable to other techniques used nowadays, demonstrated with a complete analysis that includes simulations and experimental results. In this case, implementations were carried out on programmable logic devices.

La presente tesis presenta el diseño de una resistencia integrada, que se requiere en el bloque de filtrado de un dispositivo médico implantable para un sistema de adquisición de señales neuronales con el fin de obtener una alta constante de tiempo y no recurrir a la utilización de resistencias externas en circuitos integrados, siendo así posible abarcar un tópico actual de diseño microelectrónico con alto nivel tecnológico. Se presentan los inconvenientes que existen para su desarrollo, métodos de diseño y los requerimientos del mismo.

La generación de números aleatorios es un punto clave en los sistemas criptográficos,su desempeño depende del nivel de aleatoriedad que son capaces de generar. Particularmente, en aplicaciones móviles estos generadores de números aleatorios están sujetos a fuertes restricciones a nivel de diseño de circuito integrado. En la presente tesis se realizó el diseño y simulación de un circuito generador de números aleatorios en tecnología CMOS 0.35 m para el procesador criptográfico de una tarjeta inteligente (Smart Card). El método de generación consiste en el muestreo de un oscilador con jitter elevado, el cual permite dividir al circuito en tres bloques principales. El primero de ellos es el oscilador que fija la frecuencia de muestreo cuyo periodo debe ser mucho más pequeño, en promedio, que el del oscilador con jitter elevado. El segundo bloque consiste en el circuito muestreador, implementado mediante un flip flop tipo T. El tercer bloque es el oscilador afectado por jitter del cual depende, en gran medida, la calidad de los números aleatorios generados. Este consiste en un oscilador triangular donde el ruido térmico, introducido por un par de resistencias, es amplificado. Estos tres bloques, trabajando de manera conjunta, generan los números aleatorios cuya calidad se analizó mediante los algoritmos propuestos por el National Institute of Standards and Technology (NIST) para verificar si el generador es lo suficientemente aleatorio como para ser utilizado en aplicaciones criptográficas. La estructura del presente documento se detalla a continuación. En el primer capítulo se definió el problema a resolver. En el segundo capítulo, se revisaron los conceptos teóricos fundamentales relacionados a los números aleatorios y tecnología CMOS, asimismo, se presentaron diferentes metodologías actuales de generación de números aleatorios en circuitos integrados. En el tercer capítulo, se analizó con detalle la topología a usar y se realizó su diseño respectivo. En el cuarto capítulo se hicieron las simulaciones necesarias para verificar el correcto funcionamiento del circuito y se analizaron las secuencias de números obtenidas usando los algoritmos propuestos por el NIST. Finalmente, se presentan las conclusiones y recomendaciones.

En la presente tesis se plantea la importancia de la telemetría en el control de señales biomédicas y se diseña el prototipo de un módulo de transmisión RF para señales electrocardiográficas (ECG). El diseño presentado abarca desde la digitalización de la señal y su transmisión en radiofrecuencia hasta su recepción y visualización en un software supervisor. En la realización de pruebas se emplean equipos para amplificar la señal ECG (que está en el orden de los milivoltios) a un rango de voltaje adecuado para su digitalización. Se hace énfasis en que no se abarca la etapa de adquisición de la señal sino que se asume que la señal está amplificada.

El presente trabajo consiste en el diseño de un amplificador diferencial de diferencias (DDA) para la etapa de filtrado de un sistema de adquisición de señales neuronales en un circuito integrado implantable. El bloque analógico se realizó utilizando la tecnología AMS 0.35 μm en el software CADENCE. La metodología usada fue la denominada TOP-DOWN que consiste básicamente en iniciar el diseño con la definición de los parámetros a nivel sistema y descender progresivamente de nivel hasta dimensionar cada transistor y definir el layout del circuito. Una característica importante de esta metodología es que los niveles superiores definen los requerimientos para el siguiente nivel. El segundo objetivo importante es mostrar un flujo de diseño para circuitos integrados donde se utilizan las herramientas de CADENCE. Con esto se busca presentar una documentación que muestre el procedimiento usado a nivel industrial en el desenvolvimiento de circuitos integrados. Es importante mencionar que la principal motivación de realizar este circuito para cumplir los objetivos de la tesis es dar continuación a un proyecto del grupo de microelectrónica que consiste en el desenvolvimiento de un sistema de adquisición de señales neuronales. Algunas partes del proyecto general ya fueron realizadas por tesistas de la universidad y junto con este bloque se completa la parte del filtro pasabanda. El flujo de diseño se desarrollo paso a paso. Primero, se obtuvo las especificaciones del DDA en base a la simulación del macromodelo en el filtro pasabanda con componentes ideales. Luego, con los resultados obtenidos, se determinó los requerimientos de frecuencia, puntos de operación y respuesta en tiempo del circuito. Posteriormente, se dimensionó cada transistor asegurando que el amplificador cumpla con los requerimientos propuestos (modelo nominal y de Montecarlo). De la misma forma que con el esquemático, se validó el netlist del layout simulando los principales parámetros del amplificador y del filtro. Los resultados mas relevantes de la simulación del netlist del circuito extraído del layout son los siguientes: potencia de 5.26μW(@ V DD = 3.3), tensión de offset de 163.89μV y 10.38μVrms de ruido integrado en la banda de paso. Con estos datos, se observa un equilibrio entre la potencia consumida y el ruido integrado del amplificador, que normalmente es muy difícil de conseguir por el diseñador.

El presente proyecto de tesis busca ampliar la aplicación de la electrónica digital fusionando el área de Electricidad con la de Comunicaciones y desarrollando un Sistema de control digital basado en la tecnología del microcontrolador ATmega128 de la compañía ATMEL y del circuito integrado ADE7758 de Analog Devices, que además posea la lógica adecuada para la medición trifásica de parámetros eléctricos y permita la comunicación a redes de datos.