O sistema de energia atual passou por poucas alterações desde sua concepção original, há mais de 100 anos. No entanto, a crescente complexidade da infraestrutura e da demanda global por energia vem criando diversos desafios que a sua constituição original não previa, culminando em problemas como apagões e outras falhas no seu fornecimento. Além disso, nota-se nos últimos anos, principalmente nos países desenvolvidos, uma certa diversificação na matriz energética, incentivando a utilização de fontes de energia renováveis e distribuídas. Isto se deve não apenas ao potencial energético das, mas também visando uma menor utilização de combustíveis fósseis, devido tanto a volatilidade e tendência de alta dos preços do petróleo, mas também pela necessidade de contenção do volume de emissões de gases causadores do efeito estufa. Apesar desta defasagem do sistema de energia contemporâneo, avanços nas áreas de informática, eletrônica embarcada, além das tecnologias empregadas na construção de sensores e atuadores, têm possibilitado a criação de uma rede de energia moderna, automatizada e distribuída. Esta rede, conhecida como Mart Grid, traz novas perspectivas no gerenciamento e na operação dos sistemas de geração, transmissão e distribuição de energia elétrica, inserindo propostas que visam melhorar diversos fatores da rede de energia atual, aumentado sua eficiência, segurança e confiabilidade de transmissão, além da eliminação de obstáculos para a integração em larga escala de fontes de energia distribuídas e renováveis. Este novo paradigma é caracterizado por um fluxo bidirecional de eletricidade e de informações, afim de criar uma rede automatizada e distribuída de energia. Ele incorpora à grade os benefícios da computação distribuída e de comunicações para fornecer informações em tempo real e permitir o equilíbrio quase instantâneo da oferta e da procura dos bens energéticos. Dentro do contexto de Smart Grids, Smart Appliances são uma modernização dos aparelhos eletrodomésticos quanto a sua utilização de energia, de forma que estes sejam capazes de monitorar, proteger e ajustar automaticamente o seu funcionamento às necessidades do proprietário e a disponibilidade deste recurso. Ou seja, estes possuem não apenas características de inteligência, mas também a capacidade de utilizarem as informações disponibilizados no Smart Grid para adaptar seu funcionamento. Apesar do grande interesse despertado em torno destes conceitos, há ainda uma enorme carência de padrões e tecnologias que permitam a criação de tais aparelhos inteligentes inseridos nos ambientes domésticos e prediais. Este trabalho tem por objetivo estudar e conceituar o Smart Grid, pesquisando os grupos existentes que buscam uma padronização deste, bem como conceituar Smart Appliances, avaliando projetos e pesquisas existentes, e, principalmente, propondo uma arquitetura que permita a construção de tais dispositivos. Os requisitos necessários para a criação desta arquitetura são discutidos ao longo da dissertação, bem como as tecnologias necessárias e existentes para permitir sua proposta. Finalmente, o funcionamento bem sucedido, através de uma implementação da mesma, é demonstrado através de diferentes experimentos, avaliando como as características do Smart Grid podem ser utilizadas para criar aparelhos eletrodomésticos capazes de usarem as informações disponíveis para melhorar seu funcionamento. / Since its original conception, for over 100 years, the current energy system has experienced little changes. However, the increasing complexity of the infrastructure, together with the growing global demand for energy, have imposed many challenges that its original constitution did not foresee, which has resulted in problems such as blackouts along with other energy supply failures. Moreover, over the last few years, some diversification in energy generation has been seen, especially in developed countries, encouraging the use of distributed and renewable energy sources. Apart from the energetic potential offered by those sources, it aims to decrease the greenhouse gases emission volume, in addition to reduce dependency on fossil fuels, which tend to increase in price. Despite the lack of upgrades, improvements in the areas of computing, embedded electronics, and technologies employed in sensors and actuators assembly have enabled the creation of a modern automated and distributed power grid. This grid, better known as Smart Grid, enhances several factors of the current power network, bringing new perspectives in electricity management, operation, generation, transmission and distribution. That result in increased efficiency, transmission safety and reliability, additionally eliminating obstacles in large-scale integration of renewable and distributed energy sources. This new paradigm also features a bi-directional electricity and information flow, enabling an automated and distributed energy network that incorporates the grid benefits of distributed computing and communications to provide real-time information and allowing almost instantaneous supply and demand balance of energy goods. Within the context of Smart Grids, Smart Appliances proposes an extension of regular appliances with intelligence and self-awareness of their energy use, so that they are able to monitor, protect and automatically adjust its operation according to the owner's needs and availability of this resource. That is, besides of being smart, they feature ability to use the information available on the Smart Grid to adapt its running behavior. Even though the increased interest around these concepts, there is still a gap of standards and technologies enabling the creation and embedding of intelligent devices in residences and buildings. The present projects attempts to study and conceptualize Smart Grid, surveying existing standardization groups, as well as conceptualize Smart Appliances, evaluating existing projects and research, proposing an architecture allowing the building of such devices. The requirements for this architecture, together with the required and existing technologies to make the implementation feasible, are discussed throughout the project development. Finally, the architecture's successful functioning is demonstrated through an implementation of it, together with different experiments, relying on them to evaluate the Smart Grid characteristics and how appliances can improve their operation based on the information shared throughout the Smart Grid.

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um transistor MOS em tecnologia Silício sobre Isolante – “Silicon-on- Insulator”, SOI – com porta dupla e cujo canal e zonas de fonte e dreno são realizadas em uma estrutura nanométrica vertical de silício chamada de “finger” ou “fin”. Como introdução ao dispositivo em questão, é feita uma revisão básica sobre a tecnologia e transistores SOI e sobre MOSFETs de múltiplas portas. A implementação de um modelo tipo “charge-sheet” para o transistor SOI-MOSFET totalmente depletado e uma modelagem deste dispositivo em altas frequências também é apresentada. A geometria do “fin” é escalada para valores menores do que 100 nm, com uma espessura entre 10 e 20 nm. Um dos objetivos deste trabalho é a definição de parâmetros para o SOI-FinFET que o viabilizem para a tecnologia de 22 nm, com um comprimento efetivo de canal menor do que 20 nm. O transistor FinFET e uma estrutura básica simplificada para simulação numérica em 3D são descritos, sendo utilizados dados de tecnologias atuais de fabricação. São apresentados resultados de simulação numérica 3D (curvas ID-VG, ID-VD, etc.) evidenciando as principais características de funcionamento do FinFET. É analisada a influência da espessura e dopagem do “fin” e do comprimento físico do canal em parâmetros importantes como a tensão de limiar e a inclinação de sublimiar. São consideradas e analisadas duas possibilidades de dopagens da área ativa do “fin”: (1) o caso em que esta pode ser considerada não dopada, sendo baixíssima a probabilidade da presença de dopantes ativos, e (2) o caso de um alto número de dopantes ativos (> 10 é provável). Uma comparação entre dois simuladores numéricos 3D de dispositivos é realizada no intuito de explicitar diferenças entre modelos de simulação e características de descrição de estruturas 3D. São apresentadas e analisadas medidas em dispositivos FinFET experimentais. Dois métodos de extração de resistência série parasita são utilizados em FinFETs simulados e caracterizados experimentalmente. Para finalizar, são resumidas as principais conclusões deste trabalho e são propostos os trabalhos futuros e novas diretivas na pesquisa dos transistores FinFETs. / This thesis presents the results of 3D-numerical simulation of electron transport in double-gate SOI-FinFETs in the decanometer size range. A basic review on the SOI technology and multiple gates MOSFETs is presented. The implementation of a chargesheet model for the fully-depleted SOI-MOSFET and a high frequency modeling of this device are first presented for a planar device topology. The second part of this work deals with FinFETs, a non-planar topology. The geometry of the silicon nano-wire (or “fin”) in this thesis is scaled down well below 100 nm, with fin thickness in the range of 10 to 20 nm. This work addresses the parameters for a viable 22 nm CMOS node, with electrical effective channel lengths below 20 nm. The basic 3D structure of the FinFET transistor is described in detail, then it is simulated with various device structural parameters, and results of 3D-numerical simulation (ID-VG curves, ID-VD, etc.), showing the main features of operation of this device, are presented. The impacts of varying silicon fin thicknesses, physical channel lengths, and silicon fin doping concentration on both the average threshold voltage and the subthreshold slope are investigated. With respect to the doping concentration, the discrete and highly statistical nature of impurity presence in the active area of the nanometer-range fin is considered in two limiting cases: (1) the zero-doping or undoped case, for highly improbable presence of active dopants, and (2) the many-dopants case, or high number (> 10 are probable) of active dopants in the device channel. A comparison between two 3D-numerical device simulators is performed in order to clarify differences between simulation models and features of the description of 3D structures. A structure for SOIFinFETs is optimized, for the undoped fin, showing its applicability for devices with electrical effective channel lengths below 20 nm. SOI-FinFET measurements were performed on experimental devices, analyzed and compared to device simulation results. This thesis uses parasitic resistance extraction methods that are tested in FinFET simulations and measurements. Finally, the main conclusions of this work are summarized and the future work and new directions in the FinFETs research are proposed.

Desde a década de 60, o aprimoramento das técnicas de fabricação de circuitos integrados que usam lógica binária tem levado ao aumento exponencial na densidade de dispositivos, melhoria do desempenho, redução da energia consumida e redução dos custos de fabricação dos circuitos integrados no estado da arte. Esse avanço tem sido alcançado historicamente pela miniaturização dos dispositivos que, já em escala nanométrica, começam a encontrar limites físicos para a sua redução. Com o intuito de dar continuidade ao avanço tecnológico, muitos trabalhos têm proposto a compactação da informação através do uso de lógica não binária como solução alternativa para a melhoria de desempenho de circuitos no estado da arte. Nesse sentido, diversos trabalhos foram desenvolvidos em diferentes tecnologias que vão de circuitos bipolares a dispositivos quânticos, entretanto, até o presente momento, nenhuma tecnologia demonstrou ao mesmo tempo os requisitos de desempenho, consumo, área e confiabilidade, necessários à aplicação em circuitos de alta escala de integração. Este trabalho apresenta uma nova família de circuitos de lógica quaternária com alto desempenho, baixos consumo e área e que usa tecnologia CMOS. Os circuitos desenvolvidos neste trabalho fazem uso de três fontes de alimentação e até oito diferentes transistores com diferentes tensões de limiar para realizar a lógica quaternária. São apresentados circuitos elementares como inversores e circuitos literais e com eles construídos circuitos aritméticos e multiplexadores. Os circuitos são simulados com a ferramenta SPICE usando a tecnologia TSMC 0,18 μm e os resultados são comparados com circuitos equivalentes em lógica binária. Na comparação de um somador completo quaternário de quatro bits, por exemplo, com o circuito equivalente em lógica binária, a implementação quaternária apresenta melhoria 55% na velocidade, 63% no consumo de potência e utiliza pouco mais de duas vezes o número de transistores. Este trabalho também propõe o uso de lógica quaternária em FPGA e são desenvolvidos blocos lógicos programáveis quaternários. Resultados de mapeamento lógico de circuitos aritméticos em blocos lógicos programáveis apresentam grande redução em área e consumo de potência na implementação quaternária quando comparado aos equivalentes binários. Em alguns circuitos quaternários, o consumo de potência e o número de transistores usados são reduzidos a 3% do consumo e do número de transistores usados nos circuitos equivalentes binários, enquanto o atraso crítico é duas vezes maior do que o atraso crítico binário. / Since the decade of 60, the improvement of techniques for manufacturing integrated circuits that use binary logic has led to the exponential increase in the density of devices, improving performance, reducing energy consumption and reducing costs of manufacture of integrated circuits in the state of the art. This breakthrough has been achieved historically by the miniaturization of devices, already in nano, starting to reach physical limits to their reduction. In order to give continuity to technological advancement, many studies have proposed the compaction of information through the use of non-binary logic as an alternative for the performance improvement of the state of the art circuits. Accordingly, several studies have been developed in different technologies ranging from bipolar circuits to quantum devices, however, at the moment, no technology demonstrated at the same time the performance requirements, consumption, area and reliability necessary for the application in very large scale of integration. This paper presents a new family of quaternary logic circuits with high performance, low consumption and area, which uses CMOS technology. The circuits developed in this work make use of three power supplies and up to eight different transistors with different threshold voltages, to perform the quaternary logic. Elementary circuits such as inverters and literal circuits are presented and used to implement multiplexers and arithmetic circuits. The circuits are simulated with the SPICE tool using TSMC 0.18 μm technology and the results are compared with equivalent circuits in binary logic. Comparison of a quaternary full adder of four bits, for example, with the equivalent circuit in binary logic shows 55% improvement in speed and 63% in the power consumption for the quaternary implementation and it uses little more than twice the number of transistors. This paper also proposes the use of quaternary logic in FPGA and quaternary configurable logic blocks are developed. Logical mapping results of arithmetic circuits in configurable logic blocks show great reduction in area and power consumption of the quaternary implementation compared to the equivalent binary. In some quaternary circuits, the consumption of power and the number of transistors used are reduced to 3% of consumption and the number of transistors used in the binary equivalent circuits, while the critical delay is two times higher than the binary critical delay.

Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório de Microeletrônica (LμE) do Instituto de Física da UFRGS. Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do pacote de software ISE-TCAD, o processo e os dispositivos foram simulados. Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível 3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha nas regiões fonte/dreno do transistor PMOS. Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos micro-estruturados. / An analog-to-digital converter chip was fabricated with a new developed poly-Si gate 5μm p-well CMOS technology in the Laboratory of Microelectronics of Instituto de Física, Universidade Federal do Rio Grande do Sul. New equipments were purchased or built for the development of this technology. Test structures like p-type and n-type Poly-Si/SiO2/Si MOS capacitors, PMOS and NMOS transistors, inverter and output buffer were included in the chip design. The set of 8 chromium lithography masks was ordered from DuPont, USA. After processing the chip, electrical measurements of the test structures, and circuit modules were performed. The ISE_TCAD simulation software was used for technology adjustment. These simulations were used to obtain data like effective channel length, junction depth, and also to determine the critical steps of the technological process. Measurements in test wafers during processing, DC electrical measurements of the fabricated PMOS and NMOS transistors and Agilent ADS (Advanced Design System) software were used during the design parameters extraction, applying the SPICE level 3 model. The analysis of the collected data permitted the technology list verification and pointed two main problems: very high boron concentration in the well and high sheet resistance of source/drain regions of PMOS transistors. The main result of this work was the integration between the ISE_TCAD simulation tool and the installed set of equipments in the clean room of the Laboratory of Microelectronics, giving the necessary infrastructure for new technologies and microdevices developments.

Acessos simultâneos gerados por Elementos de Processamento (EP) contidos nos Sistemas em Chip (SoC) para um único canal de memória externa coloca desafios que requerem uma atenção especial por constituírem o gargalo para o desempenho de processamento. No caso em que os EPs são microprocessadores, a questão fica ainda mais evidente, pois a taxa de aumento da velocidade dos microprocessadores excede a taxa de aumento da velocidade da DRAM. Ambas aumentam exponencialmente, mas a expoente dos microprocessadores é maior do que a das memórias. Este efeito é denominado de “muro de memória” (Memory Wall) e representa que o gargalo de processamento está relacionado à diferença de velocidade. Neste cenário, novas estratégias de controle de acesso são necessárias para melhorar o desempenho. Plataformas heterogêneas de processamento multimídia são formadas por diversos EPs. Os acessos con- correntes à regiões de memória não contíguas em uma DRAM reduzem a largura de banda e aumentam a latência de acesso aos dados, degradando o desempenho de processamento. Esta tese mostra que a eficiência computacional pode ser melhorada com o uso de um fluxo de projeto centralizado em memória, ou seja, orientado para os aspectos funcionais da DRAM. Neste trabalho é apresentado um subsistema de memória com gerenciamento adaptativo de compar- tilhamento do canal de memória entre múltiplos clientes. Esta tese apresenta a arquitetura de um controlador de memória com comportamento predizível que faz a avaliação do pior caso de execução para as transações solicitadas pelos clientes em tempo de execução. Um modelo baseado em atrasos é utilizado para prever os piores casos para o conjunto de clientes. O sub-sistema de memória centraliza a comunicação de dados e gerencia os acessos dos diversos EPs do sistema, de forma que a comunicação seja atendida de acordo com as necessidades de cada aplicação. São apresentadas três contribuições principais: 1) um método de projeto de sistemas integrados centralizado em memória, que orienta o projeto para os aspectos funcionais da me- mória compartilhada; 2) um modelo baseado em atrasos para estimar o pior caso de execução do sistema, quanto aos tempos de resposta e largura de banda mínima alocada por cliente; 3) um árbitro adaptativo para gerenciamento dos acessos à memória externa com garantias de prazos de execução das transações. / The number of Processing Elements (PE) contained in a System-on-Chip (SoC) follows the growth of the number of transistors per chip. A SoC composed of multiple PEs, in some ap- plications such as multimedia, implements algorithms that handle large volumes of data and justify the use of an external memory with large capacity. External memory accesses are shared by multiple PEs adding challenges that may have special attention because they constitute the bottleneck for performance and relevant factor for power consumption. In the case where the PEs are microprocessors, this issue becomes even more evident as the rate of increase of speed of microprocessors exceeds the rate of increase in speed of DRAM. This effect is called “mem- ory wall” and represents that the bottleneck processing is related to the speed of data access. In this scenario, new access control strategies are needed to improve processing performance. Heterogeneous platforms for multimedia processing are formed by several PEs. The concur- rent accesses to DRAM reduce bandwidth and increase latency access to data, degrading the processing performance. This thesis shows that significant improvements in computational effi- ciency can be obtained using a design methodology oriented to the functional aspects of DRAM through a memory subsystem with adaptive management. It is presented the data communica- tion architecture for integration of PEs system based on an analytical model to reduce latency and guarantee Quality of Service (QoS). The memory subsystem is organized as a hierarchy of memories, with a proposed integration of PEs oriented centered in the main memory. The memory subsystem centralized data communication and manages the access of several PEs sys- tem so that communication is served according to the needs of each application. This thesis proposes three major contributions: 1) a methodology for design integrated systems based on the memory-centric design approach, 2) an analytical model based on delays used to evaluate the worst-case performance of the memory subsystem, 3) an arbiter for adaptive management of accesses to the external memory with guaranteed execution times of transactions.

Made available in DSpace on 2014-06-12T15:52:33Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Equipamentos cada vez mais sofisticados, capazes de agregar informação, comunicação e entretenimento em pequenos espaços e em qualquer lugar a um custo cada vez mais baixo têm alavancado o mercado de dispositivos microeletrônicos. Contudo, esta sofisticação trouxe um aumento da complexidade dos projetos e um maior tempo para o desenvolvimento dos mesmos. Para combater essas adversidades surgiu o paradigma de desenvolvimento System-on-Chip (SoC) que consiste na integração de um grupo de módulos de propriedade intelectual (IP-core) com funcionalidades diferentes em um único chip. Nesse contexto esse trabalho propõe um fluxo de atividades para o projeto de uma arquitetura para o IP-core a partir de sua especificação de requisitos. Além disso, foi implementada uma ferramenta para geração de código SystemC da comunicação entre os módulos projetados na arquitetura. O fluxo proposto utiliza UML como linguagem de suporte a suas atividades. Essas atividades incluem desde análise textual até o projeto da hierarquia de módulos e suas interfaces. O modelo UML resultante é então processado pela ferramenta, que extrai informações das interfaces projetadas e gera código sintetizável para essas interfaces. Essa abordagem de geração permite ao projetista acessar funções (realizar uma chamada de função) intermódulos diretamente através das portas destes. Os resultados mostram, através do projeto de um controlador de LCD alfa-numérico, uma diminuição na quantidade de código necessário para desenvolvê-lo devido, principalmente, ao reuso da comunicação e do projeto sistemático da arquitetura

Made available in DSpace on 2014-06-12T15:55:01Z (GMT). No. of bitstreams: 2 arquivo2127_1.pdf: 1303008 bytes, checksum: a3b25dd6d52acc59b88d7d0bebd45702 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2010 / Este trabalho apresenta uma abordagem para a geração de uma plataforma virtual com otimização da comunicação de um SoC a partir de sua descrição UML. A modelagem do sistema é feita em UML 2.0 utilizando o profile UMLESL, que permite ao desenvolvedor descrever as relações entre os módulos internos de um sistema sem precisar se preocupar com informações sobre a sua comunicação, como protocolos e sinais das portas. Além dessa abstração da comunicação, o UML-ESL permite que o desenvolvedor descreva características temporais destas comunicações, como quando e quais delas acontecem. Estas informações são utilizadas como entrada para o trabalho apresentado aqui, que a partir do formato intermediário SLIF (XML bem definido e estruturado que guarda as informações de um sistema modelado em UML-ESL) gera uma plataforma que emula o funcionamento do SoC. A otimização da comunicação é feita a partir das informações temporais descritas pelo desenvolvedor durante a modelagem do sistema, com base nessas informações o algoritmo procura utilizar o menor número de barramentos possíveis para interconectar os módulos que compõem um SoC, levando-se em conta as requisições que podem ocorrer em paralelo. Para isso o algoritmo escolhe se a comunicação entre dois módulos ocorre via um barramento ou conexão ponto a ponto. Para validar o trabalho apresentado à abordagem foi aplicada a arquitetura de um USB Host, produzindo a sua arquitetura de comunicação

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T07:16:47Z (GMT). No. of bitstreams: 1 Lima_JoseErickdeSouza_M.pdf: 6787187 bytes, checksum: 105b3b5aec8638e48cd17d79b4962b1d (MD5) Previous issue date: 2010 / Resumo: Este trabalho descreve um sistema constituído de diversos instrumentos, que se encontram interligados e gerenciados por um aplicativo de software, implementando um ambiente compacto para a caracterização de conversores analógico-digitais, de acordo com os procedimentos descritos nas normas IEEE 1057-1994 e IEEE 1241-2000. O sistema desenvolvido possui limitações quanto aos tipos de conversores analógico-digitais que podem ser testados, devidas às restrições impostas pelos equipamentos disponíveis neste momento. Sua estrutura, no entanto, foi concebida para permitir a expansão destes limites com a troca dos instrumentos limitantes à medida que estes forem adquiridos. A avaliação da sua funcionalidade foi realizada testando dois conversores analógico-digitais que têm características distintas. Enquanto um dos dispositivos testados tem resolução nominal de 10 bits e taxa de conversão de 80 MSPS, o outro tem resolução de 8 bits e taxa de conversão nominal de 8kSPS. A motivação para o desenvolvimento deste sistema está no projeto de conversores analógico-digitais integrados que se encontra em andamento no LPM-FEEC-Unicamp. A disponibilidade de um ambiente de teste com as propriedades do sistema desenvolvido é um requisito importante para o sucesso do projeto, pois viabiliza a verificação imediata dos circuitos construídos, reduzindo o tempo de convergência às metas do projeto / Abstract: This paper describes a system composed of various instruments, which are interconnected and managed by a software application, implementing a compact environment for characterization of analog-digital converters, according to the procedures described in IEEE 1057-1994 and IEEE 1241 -2000. The developed system has limitations on the kinds of analog-digital converters that can be tested due to restrictions imposed by the equipment available at the moment. Its structure, however, was designed to allow the expansion of these limits with the exchange of the limiting instruments as they are acquired. The evaluation of its functionality was performed by testing two analog-digital converters that have distinct characteristics. While one of the tested devices has nominal resolution of 10 bits and conversion rate of 80 MSPS, the other has 8-bit resolution and conversion rate four orders of magnitude below. The motivation for developing this system is the design of integrated analog-digital converters that is being carried on at the LPM-FEEC-Unicamp. The availability of a test environment with the properties of the developed system is an important requisite for the success of the project because it enables the immediate verification of the constructed circuits, thus reducing the convergence time to the project goals / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Fabiano Fruett / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T19:24:36Z (GMT). No. of bitstreams: 1 Camolesi_Alessandro_M.pdf: 2180894 bytes, checksum: c85cabaf810d1a57424f169a1f9b2f85 (MD5) Previous issue date: 2010 / Resumo: Apresentamos neste trabalho a fabricação e a caracterização de um sensor de pressão totalmente compatível com a tecnologia CMOS. Este sensor é constituído por quatro piezoresistores, implantados e dispostos em ponte de Wheatstone. Os processos de fabricação do sensor foram todos realizados no Centro de Componentes e Semicondutores (CCS) - Unicamp. A membrana do sensor foi obtida através de um processo de desbaste mecânico do die que foi colado em uma placa de alumina. O alinhamento da colagem foi baseado em um orifício central. O sensor encapsulado apresentou sensibilidade de 0.32mV/psi. Além disso, projetamos uma fonte de referência em tensão do tipo Bandgap. Nesta fonte de referência usamos uma técnica para minimizar os gradientes de estresse mecânico, a maior fonte de não-idealidade desta fonte de referência e permitiu estudarmos a deriva térmica da sensibilidade da ponte / Abstract: We presented in this work the fabrication and the characterization of a pressure sensor totally CMOS compatible. This sensor is arranged by four p-type silicon piezoresistive implanted in a Wheatstone bridge. The fabrication processes were all performed at the Center for Components and Semiconductors (CCS) - Unicamp. The membrane was obtained by a mechanical polishing process of the die that was attached by RTV (Room Temperature Vulcanization) on an alumina substrate. The attach alignment was based on the center of the vent hole. The packaged sensor showed a sensitivity amounts to 0.32mV/psi. Also, a Bandgap voltage reference was designed. In such voltage reference uses a technical to minimize gradients such as mechanical stress, the main non-ideality source to such voltage reference and it allowed the drift thermal analysis of the bridge sensitivity / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-23T02:58:50Z (GMT). No. of bitstreams: 1 JaraPerez_MarceloArturo_D.pdf: 13161407 bytes, checksum: 06cc03b52bc981c0309838ebf8cd7fa2 (MD5) Previous issue date: 1997 / Resumo: Neste trabalho realiza-se o estudo do algoritmo SOFM (Self-Organizing Feature Map) para a sua Implementação em circuitos digitais ASIC VLSI. Foram projetados e construídos 2 chips: o primeiro implementa uma célula da rede neural e o segundo o bloco WTA (Winner-takes-All). O sistema foi inicialmente simulado com uma linguagem procedural (ANSI-C), construindo-se um programa com interface gráfica para plataforma UNIX. Posteriormente, foi realizada uma descrição em alto nível usando a linguagem VHDL (Very high-speed circuits Hardware Description Language). Em seguida, a descrição foi feita a nível RTL (Register Transfer LeveI) e o circuito foi sintetizado e otimizado seguindo uma metodologia Top-Down. Os circuitos foram implementados em tecnologia digital usando um processo CMOS de 1,2 microns para as células e de 0,8 microns para o bloco WTA. Esses circuitos foram objeto de testes e verificação funcional, para avaliação de seu desempenho. Os resultados permitiram verificar a validade da metodologia Top-Down para o projeto de sistema:; eletrônicos complexos. A frequência máxima de operação das células excede 20 MHz e a do bloco WTA excede 50 MHz. A dissipação de potência para 20 MHz foi de aproximadamente 50 mW para uma célula. Todos os circuitos foram implementados usando ferramentas de projetos(CAD-EDA)da Mentor-Graphics Co,e bibliotecas std-cells CMOS AMS. Observaram-se algumas diferenças entre os resultados das simulações e as medidas experimentais / Abstract: : A Kohonen-based (SOFM - Self-Organizing Feature Map ) artificial neural network was simulated, modelated and hardware implemented in a VLSI circuit. A Top-Down methodological approach was used by using ANSI-C and VHDL (Very High Speed Circuits, Hardware Description Language). The original SOFM algorithm was lightly modified for customizing to the hardware implementation requirements. After a high-level modeling and simulation, a fully-digital VLSI Neuroprocessor chip prototype was designed and manufactured in a CMOS 1.2microns technology. Most of the circuits structures of Neuron were automatically generated from a VHDL RTL description using automatic synthesis, the others were obtained trough conventional schematics procedure. After functional verification, the resulting circuits were optimizated (drived by silicon area minimization) and mappe d to the AMS technology, a 2-level metal process from Austria Mikro Systeme. The Neuron cell has 6 bi-directional 3-bits capability connections, used for neighbours communication, Allowing to implement a hexagonal type dynamic Nc(t) neighbourhood. Both Nc(t) radio and gain Alfa function may be programmed by using a set of registers, allowing high flexibility for studying different SOFM algorithm convergence conditions. A second chip was designed and manufacture dusing a AMS CMOS0.8 microns technology for implementing a competitive on-chip learning. This circuit is part of a WTA (Winner-Takes-All) block used for determine a winner cell in each epoch of the self-organized training phase. Some differences were observed after comparing measures and simulation results / Doutorado / Doutor em Engenharia Elétrica