Orientador: Fabiano Fruett / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-12T17:39:52Z (GMT). No. of bitstreams: 1 Coraucci_GuilhermedeOliveira_M.pdf: 8439243 bytes, checksum: d062ad2bf9b0e8eaae04ac2443802dab (MD5) Previous issue date: 2008 / Resumo: Apresentamos neste trabalho um sensor de pressão piezorresistivo de multiterminais totalmente compatível com o processo de fabricação CMOS, constituído de um piezoelemento sensível ao estresse mecânico disposto sobre uma membrana microfabricada. O layout deste piezoelemento permite maximizar o efeito do estresse mecânico sobre a deflexão das equipotenciais distribuídas sobre sua região ativa. Utilizamos a análise baseada no Método de Elementos Finitos no projeto da membrana, bem como na definição da disposição dos piezoelementos sobre a mesma. O sensor foi fabricado em duas tecnologias diferentes: CMOS 0,3 ?m MAS (Austria Mikro Systeme International) - disponibilizado pelo Projeto Multi-Usuário PMU-FAPESP - e CCS/Unicamp (Centro de Componentes Semicondutores da Unicamp). Realizamos a membrana, no sensor fabricado na tecnologia AMS, através de um processo de desbaste mecânico da pastilha de silício. Já para o sensor fabricado na tecnologia do CCS/Unicamp, utilizamos um aparato de corrosão química (solução de KOH) para corrosão anisotrópica do silício monocristalino e, desta forma, obtivemos uma membrana com maior qualidade. Realizamos o estudo, analítico e numérico, da dependência da tensão de saída do piezoelemento de multiterminais com relação ao estresse mecânico. Os sensores fabricados apresentaram sensibilidade proporcional ao número de contatoscorrente de entrada e pouca dependência desta sensibilidade com sua geometria para uma grande faixa de variação de suas dimensões. Na tecnologia AMS, o sensor apresentou uma sensibilidade de 0,24 mV/psi e na tecnologia CCS/Unicamp 4,8 mV/psi com linearidade máxima de aproximadamente 5,6% FSO / Abstract: This work describes a CMOS-Compatible multiterminal piezoresistive pressure sensor based on the transversal piezoresistive effect, which consists of a piezotransducer fabricated on a membrane. The layout of this piezoelement is designed in such a way that its sensitivity is improved by maximizing the effect of the mechanical stress over the equipotential lines distribution in its active region. We performed Element Finite analyses in both membrane and piezoelement designs. The sensor was fabricated using two different technologies: CMOS 0,35 ?m AMS process (Austria Mikro Systeme International) - supported by the Fapesp Multi-User Project - and CCS/Unicamp process (Center for Semiconductor Components). In the AMS process, we realized a diaphragm by reducing the thickness of the die through a mechanical polishing process. In the sensor fabricated at CCS/Unicamp process, a backside bulk micro-machining was performed by using an automated KOH chemical etching apparatus, which provides a well-controlled anisotropic etching process. The sensor sensitivity is proportional to the number of input current terminals. The sensor sensitivity dependence related to its geometry is minimized even for a wide range of the sensor layout's aspect-ratio. In the AMS process, sensor's sensitivity amounted to 0.24 mV/psi and in the CCS/Unicamp process the sensitivity amounted to 4,8 mV/psi with a maximum linearity of about 5,6% FSO / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Neste trabalho, foi realizado um estudo da caracterização elétrica dos ISFETs com estrutura Si/SiO2/Si3N4, utilizando pseudoeletrodos de Pt, Ag e Au como alternativas aos eletrodos convencionais para medições de pH. Primeiramente, foram empregados três métodos reportados na literatura (extrapolação linear para obtenção da tensão de limiar, segunda derivada para obtenção da tensão de limiar e corrente de sublimiar, respectivamente) com o objetivo de obter a sensibilidade dos ISFETs (mV/pH) e analisar a confiabilidade dos resultados utilizando eletrodo de referência padrão de Ag/AgCl. Posteriormente, tendo como base o eletrodo de Ag/AgCl, foram estudados os desempenhos de pseudoeletrodos de Pt, Ag e Au nas medidas de pH. Como resultado, observou-se que os pseudoeletrodos de Pt e Ag apresentaram sensibilidades compatíveis com o eletrodo de referência padrão de Ag/AgCl (~50mV/pH) para pH ácido na faixa de 1 a 3. Já o pseudoeletrodo de Au, manteve um comportamento aproximadamente linear ao longo de toda a faixa de pH estudada (1 a 10), porém, com sensibilidade inferior na faixa de 32 à 34mV/pH. / In this work, it is presented a study of the electrical characterization of Si/SiO2/Si3N4 estructured ISFETs using Pt, Ag and Au pseudoelectrodes as alternative references to the conventional ones for pH measurements. At first, it was used three different methods (linear extrapolation method to obtain the threshold voltage, second derivative method to obtain the threshold voltage and subthreshold-current method, respectively) having as objective to obtain the sensitivity of the ISFETs (mV/pH) and to analyze the reliability of the results using the standard Ag/AgCl reference electrode. Subsequently, using the Ag/AgCl electrode as a base for comparation, it was studied the performance of Pt, Ag and Au pseudoelectrodes for pH measurement. As a result, it was observed that the Pt and Ag electrodes presented sensitivity similar to the standard Ag/AgCl reference electrode (~50mV/pH) for pH in the range of 1 to 3. On the other hand, the Au pseudoelectrode presented an approximately linear behavior in all studied range of the pH (1 to 10), but, with lower sensitivity varying in the range of 32 to 34mV/pH.

A redução no consumo de potência em circuitos eletrônicos tem se tornado um dos requisitos mais importantes em projetos, especialmente com o recente aumento no número e na variedade de dispositivos móveis ou operados à bateria. Em tais dispositivos, o gerenciamento eficiente de energia é, muitas vezes, considerado mais importante que sua capacidade de processamento. Unidades lógico-aritméticas (ULAs) são componentes fundamentais em processadores, sendo responsáveis por executar as instruções que envolvem processamento numérico ou lógico. Normalmente, a ULA é o componente de maior consumo em um processador, o que a torna alvo de diversos estudos sobre técnicas para redução de consumo. Este trabalho apresenta um resumo sobre consumo de potência em circuitos digitais CMOS e as principais técnicas para sua redução, assim como os fundamentos para o projeto de ULAs, incluindo um estudo sobre algumas topologias para construção de somadores, deslocadores e multiplicadores e uma visão geral sobre a implementação de operações com números de ponto-flutuante e sobre a organização interna da ULA. É realizado o projeto de uma ULA de números inteiros de 16 bits em uma tecnologia CMOS de 0,35 \'mü\'m com aplicação de algumas das técnicas de redução de consumo apresentadas, que opera a uma frequência máxima de 212 MHz em tensão de alimentação de 3,3 V, consumindo, em média, 57 \'mü\'W e ocupando uma área de 0,121 \'MM POT.2\'. Este projeto é, ainda, comparado a uma ULA de referência, projetada na mesma tecnologia e com mesmas características funcionais, mas sem a utilização de quaisquer técnicas de redução de consumo. / The power consumption reduction in electronic circuits has turned one of the most important design requirements, especially with the recent increase of the number and variety of mobile or battery operated devices. In such devices, the efficient energy management is, many times, considered more important than its processing capability. Logic and arithmetic units (ALUs) are fundamental components in processors, being responsible for executing the instructions involving logic and numeric processing. Usually, the ALU is the most power consuming component in a processor, which makes it the target of several studies about power reduction techniques. This work presents a brief about power consumption in CMOS digital circuits and the major techniques for its reduction as well the fundamentals of ALU design, including a study about some topologies for adders, shifters and multipliers and a general view about floating-point number operations and about ALUs internal organization. It is realized the design of a 16-bit integer ALU in a 0,35 \'mü\'m CMOS technology with the application of some presented power reduction techniques that operates on a maximum frequency of 212 MHz on 3,3 V supply voltage, consuming, on average, 57 \'mü\'W and occupying an area of 0,121 \'MM POT.2\'. This design is also compared to a reference ALU, designed on the same technology and with same functional characteristics, but without using any power reduction techniques.

Este trabalho consiste no projeto de uma Fonte de Tensão de Referência CMOS com coeficiente de temperatura inferior a 50 ppm/ºC. Esta fonte deve ser aplicada em receptores/transmissores de radio freqüência mas pode também ser utilizada em qualquer sistema analógico. A tecnologia utilizada foi a CMOS 0,35 µm da AMS (Austria Micro Systems) com quatro níveis de metal e dois de silício policristalino. A fonte de tensão implementada é do tipo Bandgap e utiliza dispositivos MOS em inversão fraca, um transistor bipolar parasitário e resistores de silício policristalino de alta resistividade. No circuito é produzida uma tensão PTAT (Proportional to Absolute Temperature) que somada a tensão base-emissor do transistor bipolar resulta numa tensão de saída independente da temperatura. O projeto e o desenho do layout desta fonte foram realizados. A partir do layout foram gerados netlists para simulações realizadas utilizando o software ELDO com o modelo MOS BSIM3v3, nas condições de operação típicas, worst speed e worst power. Através destas simulações verificou-se que o circuito atendia as especificações iniciais. O valor da tensão de saída, no entanto, apesar de estar próximo do valor desejado de 1,25 V, variou com as condições de simulação empregadas. Dois circuitos Bandgap diferentes foram enviados para fabricação: um circuito com resistores integrados (dimensões de 220 µm x 76 µm) e outro sem os resistores (dimensões de 190 µm x 36 µm). Este último permite, com o ajuste do valor dos resistores colocados externamente, modificar, se necessário, as condições de operação do circuito. Os circuitos foram caracterizados obtendo-se para o circuito com resistores integrados um coeficiente de temperatura inferior à 40 ppm/ºC, taxa de variação da saída com a tensão de alimentação próxima de 19 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,1835 V e 1,2559 V (1,25 V ± 67 mV). Para o circuito sem os resistores integrados, obteve-se um coeficiente de temperatura que chegou à 90 ppm/ºC, taxa de variação da saída com a tensão de alimentação inferior à 28 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,247 V e 1,2588 V (1,25 V ± 9 mV). A faixa de temperatura utilizada para as medidas foi de -30 ºC a 100 ºC. O consumo de corrente dos circuitos é de aproximadamente 14 µA e seu funcionamento é garantido para tensões de alimentação tão baixas quanto 1,8 V. / This work consists in the design of a CMOS Voltage Reference Source with a temperature coefficient inferior to 50 ppm/ºC. This voltage source should be applied in radio frequency receptor/transmitter but can be also applied in any analog system. The technology employed in the design is the CMOS 0.35 µm from the AMS (Austria Micro Systems) with four metal levels and two poly-silicon levels. The implemented voltage source is of the Bandgap type and uses MOS devices in weak inversion, a parasitic bipolar transistor, and resistors made with high resistive poly-silicon. The circuit produces a PTAT (Proportional to Absolute Temperature) voltage that is added to the bipolar transistor base-emitter voltage to build an output voltage independent of temperature. The project and the drawing of the layout of the circuit had been carried out. The netlists of the circuit were generated from the layout and they were employed in simulations done with the software ELDO and the BSIM3v3 MOS model, in typical, worst speed, and worst power conditions. Through these simulations it was verified that the circuit reached the initial specifications. The value of the output voltage, however, although being next to the desired value of 1.25 V, varied with the employed simulation conditions. Two different Bandgap circuits had been sent to the foundry: a circuit with integrated resistors (dimensions of 220 µm x 76 µm) and another one without the resistors (dimensions of 190 µm x 36 µm). This last one allows, with the adjustment of external resistor values, modifying, if necessary, the operation conditions of the circuit. The circuits had been characterized and the circuit with integrated resistors has a temperature coefficient inferior to 40 ppm/ºC, an output variation rate with the power supply close to 19 mV/V. The output voltage value at 50 ºC is between 1.1835 V and 1.2559 V (1.25 V ± 67 mV). The circuit without the resistors has a temperature coefficient as high as 90 ppm/ºC, an output variation rate with the power supply inferior to 28 mV/V. The output voltage value at 50 ºC is between 1.247 V and 1.2588 V (1.25 V ± 9 mV). The temperature range used in the measurements was from -30 ºC to 100 ºC. The current consumption of the circuits is approximately of 14 µA, and they operate with power supply voltages as low as 1.8 V.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

Sintetizadores de Freqüências são circuitos que geram sinais em freqüências pré-determinadas, sendo estes sinais usados tanto na recepção como na transmissão de Rádio Freqüência. Os circuitos Sintetizadores possuem diversos blocos, dentre os quais podemos citar, osciladores controlados por tensão (VCO Voltage-Controlled Oscillator), divisores programáveis (Prescaler), comparadores de fase (DFF Detectores de Fase e Freqüência), bombas de carga (CP Charge Pump) e Filtros Passa Baixas (LPF Low Pass Filters). Em 2003 foi projetado por Angel M.G. Argüello [Ar04] um circuito Sintetizador de Freqüências com arquitetura tipo Integer-N. Este circuito, projetado para ter banda centrada em torno de 2,4 GHz e 16 canais de 4,78 MHz, foi implementado na tecnologia CMOS 0,35 µm da AMS (Austrian Micro Systems), que possui quatro níveis de metais e dois níveis de polisilício. Após testes do circuito as seguintes conclusões sobre seu funcionamento foram derivadas: o circuito funcionou qualitativamente como projetado, sintetizando 16 tons de freqüência; o ruído de fase medido ficou acima do valor desejado; a potência consumida esteve dentro dos valores previstos, porém elevada. No decorrer de 2004 foram feitas alterações no layout do circuito de Argüello com o objetivo de melhorar o ruído de fase. Estas alterações serviram como estudo preliminar para este trabalho. Dando continuidade ao desenvolvimento de Sintetizadores, em 2005 foram estudadas novas estruturas e layouts mais eficientes no tocante a ruído de fase, dando-se especial atenção às alimentações dos circuitos digitais e analógicos e ao isolamento entre os mesmos. Um novo circuito Sintetizador foi desenvolvido para aplicações em sistemas ZigBee, que operam na banda de freqüência entre 2,400 GHz a 2,485 GHz, com 16 canais de largura igual 2 à 5 MHz. Resultados de simulação sobre o circuito projetado apontaram o funcionamento adequado, com consumo de potência inferior a 32 mW para tensão de alimentação de 3,3 V. / Frequency Synthesizers are circuits that generate pre-determined frequencies, used in both radio frequency reception and transmission. The Synthesizer circuits are composed by several blocks, such as Voltage-Controlled Oscillator (VCO), Prescaler, PFD (Phase/Frequency Detector), Charge Pump (CP), and Low Pass Filters (LPF). In 2003, an Integer-N architecture Frequency Synthesizer circuit was developed by Angel M.G. Argüello [Ar04]. This circuit, designed to have a band centered around 2.4 GHz and 16 channels with a 4.78 MHz, were implemented with the 0.35 µm CMOS technology from AMS (Austrian Micro Systems), using four metal levels and two polisilicon levels. After the circuit tests, the following conclusions about its operation were derived: the designed circuit operated as expected, generating 16 tons of frequency; the phase noise stayed above of the desired value; the power consumption were within the expected values although high. During the year of 2004, several modifications in the Argüello circuit layout have been done in order to improve the phase noise. These modifications were a preliminary study to this work. Advancing in the development of Synthesizers, in 2005 new structures and more efficient layouts, in terms of noise, were studied, with special attention given to the digital and analog power supplies and their isolation. A new Synthesizer was developed for applications with the ZigBee, which operates with frequencies from 2.400 GHz to 2.485 GHz and 16 channels of 5 MHz. The simulation results pointed out the correct operation of the circuit, with power consumption lower than 32 mW for power supply of 3.3 V.

Este trabalho propõe o desenvolvimento de uma metodologia para a verificação circuitos integrados de sinais mistos de uso em sistemas de comunicação que operem em modo simplex. Deseja-se aproveitar as características inversas de recepção e transmissão para otimizar o processo de verificação. Para o desenvolvimento desta metodologia de verificação, teve-se como objetivo estudar metodologias de verificação de circuitos integrados de sinais mistos existentes e sua evolução, as quais têm garantido cada vez mais a funcionalidade de circuitos integrados que são compostos por blocos analógicos e digitais. A metodologia é aplicada a um dos circuitos que compõem um sistema otimizado de transmissão de dados via satélite (Transponder para Satélite). O sistema de transmissão de dados via satélite, foco do trabalho, é composto por receptores, transmissores e conversores analógico digital e um Processador Digital de Sinais - Digital Signal Processing (DSP), todos desenvolvidos em hardware. A metodologia de verificação compreende no desenvolvimento de uma estrutura de verificação capaz de estimular os blocos digitais e analógicos com o objetivo de garantir a funcionalidade de cada um dos componentes do IP Transponder. Em uma etapa seguinte, foi possível estimular o IP Transponder de forma integrada, no que se refere aos os blocos digitais e analógicos, assim como os de transmissão e recepção. Ressalta-se ainda que todo o desenvolvimento foi realizado em alto nível, ou seja, todas as características e propriedades foram observadas utilizando-se somente simuladores para garantir a funcionalidade do circuito integrado de sinais mistos que compõe o IP Transponder para satélite. / This work proposes the development of a verification methodology, used during the verification process of a mixed signal integrated circuit, which represents a communication system operating in simplex mode. In order to optimize the verification process, reverse reception and transmission will be used. With the intention of developing our verification methodology, a study on other methodologies used for the verification of mixed signals integrated circuits and the evolution of such methodologies was carried out. The proposed methodology has been applied in an advanced circuit used to establish data transmission by satellite (Transponder for Satellite). The targeted data transmission system is composed by analog receptor and transmitter, analog to digital converters and a digital signal-processing unit, all developed in hardware. The verification methodology consists of two steps: first, the development of a verification structure that are able to stimulate digital and analog blocks in order to guarantee the functionality of each system component. In a following step, the developed verification environment provides the stimulation for all the Transponder IP (digital and analog blocks), and for transmission and reception blocks as well. The verification process development was performed in high level, meaning all the characteristics and properties has been observed using only simulators with the purpose of guarantee the functionality of the mixed signal integrated circuit that composes the satellite Transponder IP.

Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Circuitos integrados analógicos são essenciais em sistemas eletrônicos modernos, sendo responsáveis por tarefas como conversão analógica/digital e digital/analógica, comunicação por radiofrequência, filtragem, etc. O projeto deste tipo de circuito e sistema é de grande complexidade uma vez que deve atender a especificações de desempenho cada vez mais exigentes e ter um tempo de projeto reduzido a fim de não comprometer o tempo total dos projetos de sinal misto. Diversas ferramentas são propostas na literatura visando auxiliar o projetista a aumentar sua produtividade. Apesar disso, devido à forte interligação entre etapas, o fluxo de projeto de circuitos integrados analógicos ainda é, tradicionalmente, realizado utilizando-se apenas cálculos manuais e posterior ajuste fino através de softwares de simulação elétrica. Neste trabalho, são estudadas técnicas de síntese de circuitos analógicos utilizando métodos modernos de otimização em nível de circuito e sistema. Após este estudo, é proposto um novo algoritmo de Simulated Annealing/Simulated Quenching, incluindo um mecanismo para utilização do operador de crossover considerando informações de múltiplos objetivos. É realizada a hibridização entre o algoritmo desenvolvido e um algoritmo de Particle Swarm Optimization para criação de um segundo algoritmo capaz de realizar a busca pela fronteira de Pareto. As características dos algoritmos propostos foram elaboradas visando a síntese de circuitos integrados analógicos, no entanto, resultados indicam que eles também têm excelente desempenho em comparação com diversos algoritmos atuais do tipo sem derivada para determinados problemas matemáticos. A generalidade dos métodos modernos de otimização permite que variações da mesma técnica sejam utilizadas em nível de circuito (dimensionamento e polarização de componentes do circuito) e de sistema (tradução de especificações de sistema em especificações de blocos). Dessa forma, são propostas técnicas para a criação de uma ferramenta de síntese em nível de sistema e circuito utilizando métodos modernos de otimização. Uma interface através de arquivos texto de entrada foi desenvolvida para tornar a ferramenta versátil e poder ser utilizada para uma grande variedade de tipos de circuitos eletrônicos. Para validar o algoritmo e a ferramenta na síntese em nível de circuito, foram sintetizados circuitos em tecnologia 0,35 µm, 180 nm e 130 nm. Entre eles, foram sintetizados amplificadores do tipo Miller, amplificadores do tipo folded cascode complementar, amplificadores de baixo ruído operando em 2,45 GHz e fontes de referência. Comparações utilizando o teste não paramétrico de Mann-Whitney-Wilcoxon mostram que o algoritmo proposto tem melhor desempenho que os demais algoritmos comparados para os casos estudados. Comparações com projetos manuais e outras ferramentas confirmam a eficácia dos algoritmos e ferramenta. Para validação da ferramenta em nível de sistema, foram sintetizados filtros do tipo Gm-C. / Analog integrated circuits are very important in modern electronic systems, performing tasks such as analog to digital conversion, digital to analog conversion, radio frequency communication, filtering and others. The design of this type of circuit requires attending to several performance specifications as well as a time specification in order to avoid compromising the overall design time of mixed signal projects. Several tools are proposed in the literature in order to aid the designer, however the traditional design flow for analog integrated circuits is usually accomplished using only hand calculations and adjusts through the use of electrical simulators. In this work, techniques for analog design synthesis for circuit and system level are studied. An optimization algorithm is proposed based on Simulated Annealing/Simulated Quenching with a mechanism for using the crossover operator considering multiobjective information. An hybrid algorithm combining the proposed algorithm with Particle Swarm Optimization was created to properly explore the Pareto front The characteristics of the algorithms are made to enable the synthesis of analog integrated circuits, however, tests indicate they have excellent performance in comparison with many other derivative-free algorithms when applied to certain mathematical problems. The generality of modern optimization methods allow that variations of the same techniques can be used in circuit level (sizing and biasing of circuit components) and in system level (translation of system specifications to block specifications). Therefore, techniques for the creation of a circuit-level and system-level tool are developed. An interface using spice-like text files as inputs is developed to allow the designer to use the tool for a wide range of electronic circuits. In order to validate the proposed algorithms and circuit level tool, circuits were synthesized in 0.35 m, 180 nm and 130 nm. The synthesized circuits included Miller amplifiers, complementary folded cascode amplifiers, low noise amplifiers operating at 2.45 GHz and voltage reference circuits. Comparisons using the non-parametric Mann-Whitney-Wilcoxon test showed that the proposed algorithm has better performance than the compared algorithms for the studied cases. At the system level, syntheses of Gm-C filters were performed to validate the tool.

Orientador: Luiz Carlos Kretly / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-12T09:54:12Z (GMT). No. of bitstreams: 1 FonsecaJunior_PauloNazarenoLagoia.pdf: 5632530 bytes, checksum: ea9f82363483a872a3effe7dbd527b5f (MD5) Previous issue date: 2008 / Resumo: Este trabalho tem como finalidade a implementação de indutores integrados passivos baseados nas tecnologias de fabricação CMOS e BiCMOS. Os indutores são dispositivos fundamentais em aplicações de rádio freqüência e estão presentes na maioria dos circuitos de RF como amplificadores e osciladores. Os Indutores integrados passivos têm seus desempenhos degradados principalmente pelas perdas associadas ao metal e substrato. E apesar da existência de vários métodos de otimização, as foundries em geral, ainda oferecem um número reduzido de componentes, o que dificulta a escolha do melhor dispositivo para cada circuito. Sendo assim, a partir do projeto e implementação de indutores integrados o projetista é capaz de desenvolver novos dispositivos para cada aplicação. Este trabalho apresenta os resultados experimentais de indutores CMOS otimizados com a técnica de empilhamento para a redução de perdas ôhmicas e de PGS para a redução de perdas pelo substrato. Apresenta-se também indutores projetados na tecnologia BiCMOS com dupla camada de PGS; enterrada n+ e silício policristalino. / Abstract: This work aims the design and implementation of integrated passive inductors based on CMOS and BiCMOS processes. The inductors are essential devices in radio frequency applications and are used in many RF circuits such as amplifiers and oscillators. The inductors' performance is mainly limited by metal and substrate losses. Although various methods of improvement have been proposed, the foundries still offer a reduced number of components, making far more difficult to choose the best device for each circuit. In this way, from the design and implementation of integrated inductors, the designer is able to enhance and develop new devices for each application. This works presents the experimental results of inductors based on CMOS process. These inductors have been improved with two techniques; multilevel and PGS, the first one reduce the metal losses and the second to reduce the substrate losses. This work also shows inductors improved with double PGS based on BiCMOS process. The double PGS was designed with polysilicon and n+ buried layer. / Universidade Estadual de Campi / Telecomunicações e Telemática / Mestre em Engenharia Elétrica