L’objectif de cette thèse est d’étudier les apports et les limitations des dispositifs double grille à grilles indépendantes (IDGMOS) dans la conception de circuits analogiques fonctionnant à basses fréquences. Ce dispositif compte parmi les structures à l’étude pour le remplacement des transistors MOS à substrat massif. Ce remplacement deviendra nécessaire dès lors que ceux-ci auront atteint leurs limites physiques suite à la diminution géométrique dictée par les besoins de l’industrie du semiconducteur. Bien que cette technologie soit conçue pour ses potentialités quant à la réalisation de circuits numériques et RF, le fait de pouvoir déconnecter les deux grilles et de les contrôler séparément ouvre également la voie à de nouvelles solutions pour la conception des systèmes analogiques futurs. Ce travail se focalise tout d’abord sur l’étude du comportement de l’IDGMOS et notamment sur les effets du couplage existant entre les deux interfaces du composant. Cette étude s’appuie sur les caractéristiques du transistor ainsi que sur son modèle. Celui-ci est ensuite simplifié afin d’extraire des lois élémentaires régissant le fonctionnement dynamique de l’IDGMOS. Dans un second temps, ce manuscrit précise l’environnement futur du transistor ainsi que les solutions existantes, conçues à base de dispositifs à substrat massif et permettant de palier les détériorations fonctionnelles futures. Une brève étude comparative est présentée ensuite entre une technologie MOS standard avancée et un modèle IDGMOS ajusté sur les prévisions de l’ITRS. Néanmoins, les paramètres ajustés sont à ce point idéaux qu’il est difficile de conclure. Il reste donc préférable de se cantonner aux considérations analogiques données par la suite du chapitre, celles-ci se basant principalement sur les équations du modèle de l’IDGMOS ainsi que sur sa structure. La troisième partie de se chapitre met en œuvre le transistor IDGMOS au sein de circuits représentant les blocs de base de l’électronique analogique. Chacun de ces blocs est étudié afin de mettre en valeur un apport fonctionnel particulier du composant. Cette étude se termine par une comparaison entre les résultats simulés d’un amplificateur complet IDGMOS et ceux d’un autre circuit réalisé quant à lui en utilisant l’accès substrat de transistors MOS standard, tous deux fonctionnant sous une tension d’alimentation de 0; 5V. / The aim of this thesis is to study the contributions and the limitations of Independently Driven Double Gate MOS transistors in regard of the low frequency analog design. This device is one of the candidates for the replacement of the current bulk MOS technology since the gate length of the transistors cannot be efficiently decreased under 30nm. Even if the IDGMOS technology is mainly designed for digital and radio frequency applications, the independent drive of the gates should also improve the design of analog circuits ant it would provide solutions to the future circuits issues. First, this work focuses upon the IDGMOS’s behaviour, going a little deeper into the effects of the coupling that exists between its interfaces. Using the electrical characteristics of the transistor and simplifying its model, this report then reviews the static and dynamic laws of the component in order to extract a simple description of its operation modes. Secondly, a state of the art concerning both the future environment and issues is presented, followed by the solutions which currently exist using the standard MOS technology. A brief comparison between an advanced MOS technology and an IDGMOS model fitted on the ITRS parameters is given. However, these ideal parameters prevent this work from establishing a practical conclusion whereas the aforementioned theoretical studies can be used for providing a better understanding of the IDGMOS contributions. Those are reviewed just before the last part of the report which presents some basic analog circuits and their enhancement using double gate transistors. This chapter first emphasizes each important aspect of the device operating within the circuits and it thus concludes on an interesting comparison between two complete low supply voltage amplifiers, the first one designed using IDGMOS transistors and the other one based on bulk driven MOS devices.

Ce travail de thèse présente la conception et le développement d' un circuit intégré frontal analogique (AFE) pour un système d' électroencéphalographie portable. L' AFE est constitué d'un un amplificateur ultra-basse tension et d'un Convertisseur Analogique Numérique (ADC) Sigma Delta en Temps Continu (CT). Ce système AFE a été conçu dans une technologie CMOS 0,35 mm. Ce circuit de très basse consommation est alimenté avec une tension de seulement 0,5V.<br /><br />Afin de permettre un véritable fonctionnement en très basse tension, tous les transistors fonctionnent dans la région de faible inversion. Le pré-amplificateur se compose d'un étage d'entrée basé sur une architecture de type cascode replié (OTA-FC) et un d'un étage de sortie basé sur un amplificateur de type “Current Source”.<br /><br />Pour le convertisseur analogique numérique, une architecture de type Sigma-Delta, composée d'un modulateur à temps continu (CT-Sigma Delta), a été choisi afin d'avoir une consommation de puissance très faible. Le filtre de décimation du convertisseur est basé sur une architecture de filtre à réponse impulsionnelle finie (FIR). Le Modulateur est alimenté avec une tension de seulement 0,5V alors que le filtre numérique nécessite une tension de 1V.<br /><br />Les résultats de test montrent que l'OTA a un gain de boucle ouverte de 38,8dB pour le premier étage et de 18,6dB pour l'étage de sortie. Cet OTA a une largeurs de bande pour le premier étage et le second étage de 10,23KHz et 6,45KHz, respectivement. Les autres caractéristiques obtenues pour l'OTA sont: bruit de sortie de 1,4mVrms@100Hz et consommation de 1,89mW. L' ADC quant à affiche les caractéristiques suivantes : un SNR de 94,2dB, un ENOB de 15,35bits, une INL de +0,34/-2,3 LSB, et une DNL +0,783/-0,62LSB avec aucun code manquant. Le Modulateur a une consommation de puissance de 7mW. L' AFE proposé proposé dans ce travail possède des caractéristiques qui le place parmi les plus performants comparé aux autres réalisation décrites dans la littérature. Les caractéristiques obtenues pour le circuit permettent d'envisager sont utilisation pour des applications biomédicales de très basse consommation telles que les dispositifs portatifs d'électro-encéphalographie (EEG)<br /><br />En plus du modulateur de CT-Σ∆ développé en technologies CMOS 0,35um, un autre modulateur a été conçu utilisant des technologies CMOS 0,13µm, basées sur le temps discret. La simulation affiche un SNR de 92dB et un ENOB de 14.99dB pour une fréquence de sur-échantillonnage (OSR) de 150.

Les circuits et systèmes analogiques sont de plus en plus utilisés dans le cadre d'applications nouvelles. Ils deviennent également plus complexes, ce qui crée la nécessité de disposer de méthodes automatiques pour leurs tests et leurs diagnostics qui à eux deux représentent un problème crucial dans ce domaine. Cette thèse a pour objectif de développer une nouvelle approche pour le test et le diagnostic des CA et mixtes. Une voie relativement peu explorée, mais prometteuse eu égard aux résultats obtenus pour le diagnostic d'autres dispositifs et systèmes dynamiques, consiste en l'étude d'approches de l'IA pour la résolution de problèmes. Nous avons étudié les différentes approches possibles et notamment les approches suivantes : l'approche à base de modèles profonds, l'approche qualitative et l'approche à base de logique floue. Le résultat de cette étude a donné lieu à une nouvelle approche développée utilisant la logique floue et ses techniques. Cette nouvelle approche a été implémentée dans un système nommé FLAMES. FLAMES, qui est conçu pour faire le diagnostic des CA, a apporté plusieurs améliorations de l'état de l'art notamment en définissant les tolérances comme des intervalles flous. Il est aussi capable de réaliser la simulation des circuits et de choisir les meilleurs points à tester lorsque le diagnostic reste ambigu. Finalement, les différents résultats obtenus confirment la validité de l'approche développée et implémentée.

This dissertation presents the design and implementation of a 16-channel sinusoidal generator to stimulate microfluidic devices that use electrokinetic forces to manipulate particles. The generator has both, independent frequency and independent amplitude control for each channel. The stimulation system is based upon a CMOS application specific (ASIC) device developed using 0.35μm technology. Several generator techniques were compared based on frequency range, total harmonic distortion (THD), and on-chip area. The best alternative for the microfluidic applications is based in a triangle-to-sine converter and presents a frequency range of 8kHz to 21MHz, an output voltage range of 0V to 3.1VPP , and a maximum THD of 5.11%. The fabricated device, has a foot-print of 1560μm×2030μm. The amplitude of the outputs is extended using an interface card, achieving voltages of 0V to 15VPP . The generator functionality was tested by performing an experimental set-up with particle trapping. The set-up consisted of a mi-cromachined channel with embedded electrodes configured as two electrical ports located at different positions along the channel. By choosing specific amplitude and frequency values from the generator, different particles suspended in a fluid were simultaneously trapped at different ports. The multichannel stimulator presented here can be used in many microfluidic experiments and devices where particle trapping, separation and characterization is desired.

Le présent mémoire propose une synthèse de mes activités de recherche sur la période 1993 - 2009 ainsi que mon projet pour les années à venir. Ces travaux se sont déroulés au laboratoire de l'Intégration des Composants et Systèmes Electroniques IXL, initialement dirigé par le Pr. J.P. Dom, et devenu aujourd'hui le laboratoire de l'Intégration du Matériau au Système IMS, dirigé par le Pr. P. Fouillat. Mon parcours est resté associé à la thématique générale de la Conception Optimisée des Circuits Analogiques et Mixtes, même si ses étapes successives l'ont rattaché à différentes équipes du laboratoire, au fil de son histoire. Ainsi, d'un point de vue institutionnel, mes travaux ont été hébergés par : - l'équipe Caractérisation et Modélisation des Pr. J.P. Dom puis T. Zimmer, durant mon DEA et ma thèse, - l'équipe Modélisation Comportementale des Circuits et Systèmes du Pr. H. Lévi, durant la période 1998 - 2004, - l'équipe Ingénierie des Systèmes Neuromorphiques (ISN) du Pr. S. Renaud, durant la période 2004 - 2009. Mon intégration dans l'équipe ISN a eu lieu à l'occasion de l'encadrement de la thèse de T. Lévi, qui avait pour objectif d'appliquer un concept innovant en conception analogique aux circuits développés par celle-ci. C'est avec un réel intérêt pour les activités de l'équipe ISN en lien avec les Neurosciences, que j'ai décidé d'approfondir mes connaissances sur le sujet, en demandant un Congé pour Recherche et Conversion Thématique qui m'a été accordé sur 2 ans, de 2007 à 2009. Tirant profit de cet aménagement de service, je suis en mesure aujourd'hui de déposer mon dossier d'Habilitation à Diriger des Recherches et d'animer à partir du 1er Janvier 2010 une nouvelle équipe centrée sur l'Interaction des Systèmes Electroniques avec le Vivant, nommée ElIBio. Le contexte scientifique général de ce mémoire est celui des Méthodes et Outils de Conception des Circuits Intégrés Analogiques et Mixtes. La tâche de conception de fonctions électroniques sur circuit intégré ne peut être aujourd'hui menée à bien sans l'aide d'outils informatiques, véritables plate-formes logicielles d'aide à la conception. La complexité croissante des circuits intégrés nécessite une amélioration constante des méthodes 1 et outils de conception, afin de réduire au maximum le temps de développement, tout en assurant la fiabilité des circuits fabriqués. Un paradoxe connu dans l'industrie du semi- conducteur sous le nom de Design Productivity Gap met en avant l'écart entre le nombre de transistors technologiquement disponibles sur une puce et la possibilité de les assembler convenablement pour assurer une fonctionnalité. Cela revient à comparer l'efficacité des technologies de conception à celle des technologies de fabrication. Depuis le début de l'ère des circuits intégrés, ce Design Productivity Gap ne cesse de croître et les recommandations de l'ITRS (International Technology Roadmap for Semiconductors) reviennent constamment sur la nécessité de proposer de nouvelles solutions de conception automatisée (EDA, Electronic Design Automation). Ajoutons à cela la montée en puissance des composants intégrés analogiques et mixtes (AMS, Analog and Mixed Systems), sur lesquels cohabitent, au sein d'un même substrat, des fonctions numériques et analogiques. La différence de maturité des processus de conception analogique et numérique apparaît alors nettement et c'est la partie analogique qui requiert le plus grand effort de conception. En effet, alors que la synthèse de circuits numériques est aujourd'hui entièrement automatisée, la conception analogique souffre d'un manque de formalisme défavorable à son automatisation. La variation continue des signaux, la multitude des facteurs de performances, leur interdépendance, leur sensibilité vis-à-vis de fluctuations physiques peuvent être citées comme des freins inhérents à la nature analogique des circuits. Ainsi, mes travaux de recherche ont été effectués dans l'objectif général d'optimiser le flot de conception analogique, c'est-à-dire d'automatiser un maximum de tâches aujourd'hui réalisées manuellement. Cela nécessite avant tout de proposer des méthodes et formalismes qui permettront de passer à la dimension d'outils logiciels de conception. Les 3 premiers chapitres de ce mémoire s'inscrivent pleinement dans cet objectif et déclinent ma contribution selon les 3 axes suivants : - le chapitre 1 est consacré à une réflexion générale sur les Méthodes de Modélisation des Circuits Analogiques et Mixtes, menée de façon transversale sur l'ensemble de mon travail d'encadrement doctoral, - le chapitre 2 s'attache à une question de modélisation particulière et non résolue dans les simulateurs électriques actuels, il s'agit de la Modélisation de Sources de Bruit pour Simulation Temporelle; cela met en œuvre une technique de génération de modèles basée sur les filtres d'ordre non entier, en partenariat avec des chercheurs en Automatique de l'équipe CRONE, 2 - le chapitre 3 met la réutilisation au cœur du processus de conception et propose d'appliquer le concept d'IP (Intellectual Property), connu et efficace en conception de systèmes numériques, à la conception de systèmes intégrés analogiques ; un paradigme de conception analogique à base d'IPs y est développé et appliqué à la conception de circuits neuromimétiques. Le chapitre 4 fait l'exposé de mon projet de recherche qui s'articule autour des Systèmes Electroniques en Interaction avec le Vivant. Ce dernier chapitre commence par introduire le contexte pluridisciplinaire et la problématique des Systèmes d'Acquisition et de Contrôle de l'Activité Bioélectrique, et s'achève par la description du cadre stratégique des projets de l'équipe ElIBio.

La probabilité des fautes transitoires augmente avec l'évolution des technologies. Plusieurs approches ont été proposées pour analyser très tôt l'impact de ces fautes sur un circuit numérique. Il est notamment possible d'utiliser une approche fondée sur l'injection de fautes dans une description VHDL au niveau RTL. Dans cette thèse, nous apportons plusieurs contributions à ce type d'analyse. Un premier aspect considéré est la prise en compte de l'environnement du circuit numérique lors des campagnes d'injection. Ainsi, une approche basée sur une analyse de sûreté de fonctionnement multi-niveaux a été développée et appliquée sur un exemple. Les injections sont réalisées dans le circuit numérique décrit au niveau RTL alors que le reste du système est décrit à un niveau d'abstraction plus élevé. L'analyse des résultats montre que certaines défaillances apparaissant au niveau du circuit n'ont en fait aucun impact sur le système. Nous présentons ensuite les avantages de la combinaison de deux types d'analyses : la classification des fautes en fonction de leurs effets, et l'analyse plus détaillée des configurations d'erreurs activées dans le circuit. Une campagne d'injection de fautes de type SEU a été réalisée sur un microcontrôleur 8051 décrit au niveau RTL. Les résultats montrent que la combinaison des analyses permet au concepteur de localiser les points critiques, facilitant l'étape de durcissement. Ils montrent également que, dans le cas d'un processeur à usage général, les configurations d'erreurs peuvent être dépendantes du programme exécuté. Cette étude a également permis de montrer que l'injection d'un très faible pourcentage des fautes possibles permet déjà d'obtenir des informations utiles pour le concepteur. La même méthodologie a été utilisée pour valider la robustesse obtenue avec un durcissement au niveau logiciel. Les résultats montrent que certaines fautes ne sont pas détectées par les mécanismes implémentés bien que ceux-ci aient été préalablement validés par des injections de fautes basées sur un simulateur de jeu d'instructions. Le dernier aspect de cette thèse concerne l'injection de fautes dans des blocs analogiques. En fait très peu de travaux traitent du sujet. Nous proposons donc un flot global d'analyse pour circuits numériques, analogiques ou mixtes, décrits au niveau comportemental. La possibilité d'injecter des fautes dans des blocs analogiques est discutée. Les résultats obtenus sur une PLL, choisie comme cas d'étude, sont analysés et montrent la faisabilité de l'injection de fautes dans des blocs analogiques. Pour valider le flot, des injections de fautes sont également réalisées au niveau transistor et comparées à celles réalisées à haut niveau. Il apparaît une bonne corrélation entre les résultats obtenus aux deux niveaux.

Les technologies microélectroniques ainsi que les outils de CAO actuels permettent la conception de plus en plus rapide de circuits et systèmes intégrés très complexes. L'un des plus importants problèmes rencontrés est de gérer la complexité en terme de nombre de transistors présents dans le système à manipuler ainsi qu'en terme de diversité des composants, dans la mesure où les systèmes actuels intègrent, sur un même support de type SiP ou bien SoC, de plus en plus de blocs fonctionnels hétérogènes. Le but de cette thèse est la recherche de nouvelles techniques de test qui mettent à contribution les ressources embarquées pour le test et le contrôle des modules AMS et RF. L'idée principale est de mettre en oeuvre pour ces composantes des méthodes de test et de contrôle suffisamment simples pour que les ressources numériques embarquées puissent permettre leur implémentation à faible coût. Les techniques proposées utilisent des modèles de représentation auto-régressifs qui prennent en comptes les non linéarités spécifiques à ce type de modules. Les paramètres du modèle comportemental du système sont utilisés pour la prédiction des performances du système qui sont nécessaire pour l'élaboration de la signature de test et le contrôle de la consommation du circuit. Deux démonstrateurs ont été mis en place pour valider la technique proposée : une chaine RF conçue au sein du groupe RMS et un accéléromètre de type MMA7361L.

Les systèmes dynamiques présentent des comportements temporels qui peuvent être exprimés sous diverses formes séquentielles telles que des signaux, des ondes, des séries chronologiques et des suites d'événements. Détecter des motifs sur de tels comportements temporels est une tâche fondamentale pour comprendre et évaluer ces systèmes. Étant donné que de nombreux comportements du système impliquent certaines caractéristiques temporelles, le besoin de spécifier et de détecter des motifs de comportements qui implique des exigences de synchronisation, appelées motifs temporisés, est évidente.Cependant, il s'agit d'une tâche non triviale due à un certain nombre de raisons, notamment la concomitance des sous-systèmes et la densité de temps.La contribution principale de cette thèse est l'introduction et le développement du filtrage par motif temporisé, c'est-à-dire l'identification des segments d'un comportement donné qui satisfont un motif temporisé. Nous proposons des expressions rationnelles temporisées (TRE) et la logique de la boussole métrique (MCL) comme langages de spécification pour motifs temporisés. Nous développons d'abord un nouveau cadre qui abstraite le calcul des aspects liés au temps appelé l'algèbre des relations temporisées. Ensuite, nous fournissons des algorithmes du filtrage hors ligne pour TRE et MCL sur des comportements à temps dense à valeurs discrètes en utilisant ce cadre et étudions quelques extensions pratiques.Il est nécessaire pour certains domaines d'application tels que le contrôle réactif que le filtrage par motif doit être effectué pendant l'exécution réelle du système. Pour cela, nous fournissons un algorithme du filtrage en ligne pour TREs basé sur la technique classique des dérivées d'expressions rationnelles. Nous croyons que la technique sous-jacente qui combine les dérivées et les relations temporisées constitue une autre contribution conceptuelle majeure pour la recherche sur les systèmes temporisés.Nous présentons un logiciel libre Montre qui implémente nos idées et algorithmes. Nous explorons diverses applications du filtrage par motif temporisé par l'intermédiaire de plusieurs études de cas. Enfin, nous discutons des orientations futures et plusieurs questions ouvertes qui ont émergé à la suite de cette thèse. / Dynamical systems exhibit temporal behaviors that can be expressed in various sequential forms such as signals, waveforms, time series, and event sequences. Detecting patterns over such temporal behaviors is a fundamental task for understanding and assessing these systems. Since many system behaviors involve certain timing characteristics, the need to specify and detect patterns of behaviors that involves timing requirements, called timed patterns, is evident. However, this is a non-trivial task due to a number of reasons including the concurrency of subsystems and density of time.The key contribution of this thesis is in introducing and developing emph{timed pattern matching}, that is, the act of identifying segments of a given behavior that satisfy a timed pattern. We propose timed regular expressions (TREs) and metric compass logic (MCL) as timed pattern specification languages. We first develop a novel framework that abstracts the computation of time-related aspects called the algebra of timed relations. Then we provide offline matching algorithms for TRE and MCL over discrete-valued dense-time behaviors using this framework and study some practical extensions.It is necessary for some application areas such as reactive control that pattern matching needs to be performed during the actual execution of the system. For that, we provide an online matching algorithm for TREs based on the classical technique of derivatives of regular expressions. We believe the underlying technique that combines derivatives and timed relations constitutes another major conceptual contribution for timed systems research.Furthermore, we present an open-source tool Montre that implements our ideas and algorithms. We explore diverse applications of timed pattern matching over several case studies using Montre. Finally we discuss future directions and several open questions emerged as a result of this thesis.

Les technologies microélectroniques ainsi que les outils de CAO actuels permettent la conception de plus en plus rapide de circuits et systèmes intégrés très complexes. L'un des plus importants problèmes rencontrés est de gérer la complexité en terme de nombre de transistors présents dans le système à manipuler ainsi qu'en terme de diversité des composants, dans la mesure où les systèmes actuels intègrent, sur un même support de type SiP ou bien SoC, de plus en plus de blocs fonctionnels hétérogènes. Le but de cette thèse est la recherche de nouvelles techniques de test qui mettent à contribution les ressources embarquées pour le test et le contrôle des modules AMS et RF. L'idée principale est de mettre en oeuvre pour ces composantes des méthodes de test et de contrôle suffisamment simples pour que les ressources numériques embarquées puissent permettre leur implémentation à faible coût. Les techniques proposées utilisent des modèles de représentation auto-régressifs qui prennent en comptes les non linéarités spécifiques à ce type de modules. Les paramètres du modèle comportemental du système sont utilisés pour la prédiction des performances du système qui sont nécessaire pour l'élaboration de la signature de test et le contrôle de la consommation du circuit. Deux démonstrateurs ont été mis en place pour valider la technique proposée : une chaine RF conçue au sein du groupe RMS et un accéléromètre de type MMA7361L. / Analogue-mixed-signal (AMS) and Radio frequency (RF) devices are required in many applications such as communications, multimedia, and signal processing. These applications are often subject to severe area constraints. The complexity of AMS and RF cores, together with shrinking device dimensions limit accessibility to the internal nodes of the circuit. This makes the test and the control of this circuit very difficult. Ensuring high test/control quality at low cost for these AMS and RF designs has become an important challenge for test engineers. RF and AMS cores are generally incorporated in a chip including large digital components as microprocessors and memories. The main idea of this work is to develop for these components simple test and control methods which can be implemented in the embedded resources of the system at low cost. The proposed techniques use autoregressive models for the devices under test/control. These models take into account the specific nonlinearities to such devices. Only the behavioural model parameters of the system are used to predict the system performances which are necessary to develop the test signature and/or control the consumption of the circuit. This method is implemented on a dsPiC30f for testing and controlling two demonstrators: a front-end RF card, designed in RMS group of TIMA laboratory, and a MMA7361L 3 axis accelerometer.

De nos jours, la conception des systèmes sur puce devient de plus en plus complexe, et requiert des densités de mémoire sans cesse grandissantes. Pour ce faire, une forte miniaturisation des nœuds technologiques s’opère. Les mémoires non-volatiles résistives, tels que les RRAM, PC-RAM ou MRAM se présentent comme des alternatives technologiques afin d'assurer à la fois une densité suffisante et des faibles contraintes en surface, en latence, et en consommation à l’échelle nanométrique. Cependant, la variabilité croissante de ces cellules mémoires ainsi que des circuits en périphérie, tels que des circuits de lecture, est un problème majeur à prendre en considération. Cette thèse consiste en une étude détaillée et une aide à la compréhension de la problématique de variabilité appliquée aux circuits de lecture pour mémoires résistives. Elle propose des solutions d’amélioration de la fiabilité de lecture de ces mémoires. Pour ce faire, diverses études ont été réalisées : revue générale des solutions existantes d’amélioration du rendement de lecture, au niveau circuit et système ; développement d’un modèle statistique évaluant la contribution à la marge de lecture de la variabilité de chaque composante du chemin de lecture de la mémoire résistive ; analyse, caractérisation, modélisation et optimisation de l’offset d’un amplificateur de lecture dynamique pour mémoires résistives ; proposition d’architecture d’amplificateur de lecture permettant un rapport signal à offset optimum. / Nowadays, Systems on chip (SoCs) conception is becoming more and more complex and demand an ever-increasing amount of memory capacity. This leads to aggressive bit cell technology scaling. Nonvolatile resistive memories (PC-RAM, RRAM, MRAM) are promising technologic alternatives to ensure both high density, low power consumption, low area and low latencies. However, scaling lead to significant memory cell and/or memory periphery variability. This thesis aims to address variability issues in read circuitries of resistive memories and propose solutions for read yield enhancement of these memories. To this end, several sub-studies were achieved: overall review of the existing solutions for read yield enhancement, at both circuit and system level; development of a statistical model evaluating the contributions to read margin of the variability of each component of the resistive memory sensing path; analysis, characterization modelling and optimization of the offset of one particular dynamic sense amplifier for resistive memories; proposal of a sense amplifier architecture that features an optimum signal to offset ratio.