Le transistor MOSFET atteint aujourd'hui des dimensions déca nanométriques pour lesquelles les effets de balisticité ne peuvent plus être négligés. Le challenge actuel est d'être capable d'introduire le transport (quasi-)balistique dans la modélisation des dispositifs innovants et d'évaluer son impact au niveau système. Dans ce contexte, notre travail porte sur l'introduction du transport (quasi-)balistique dans une modélisation analytique des transistors MOS multigrilles pour la simulation d'éléments de circuit. Dans un premier temps, la redécouverte de la méthode de McKelvey appliquée au transistor MOSFET a permis de synthétiser l'ensemble des travaux concernant la modélisation analytique du transport balistique/quasi-balistique. Nous avons alors construit une modélisation appelée « mobilité quasi-balistique » (à partir des travaux de Rhew et al), issue du rapprochement entre la méthode des moments et la méthode de McKelvey permettant de décrire le transport (quasi-)balistique de façon macroscopique dans un environnement TCAD. L'ensemble des résultats issus de cette première modélisation nous a dirigé dans la construction de notre modèle analytique de courant (quasi-)balistique en adaptant ou en créant de nouvelles approches pour prendre en compte les divers effets des dispositifs nanométriques : les effets de canal court, le confinement quantique et la description des interactions. Nous avons donc pu quantifier l'impact des propriétés de transport électronique sur le fonctionnement d'éléments de circuit et cela en fonction du type d'architecture.

L’objectif de cette thèse est d’étudier les apports et les limitations des dispositifs double grille à grilles indépendantes (IDGMOS) dans la conception de circuits analogiques fonctionnant à basses fréquences. Ce dispositif compte parmi les structures à l’étude pour le remplacement des transistors MOS à substrat massif. Ce remplacement deviendra nécessaire dès lors que ceux-ci auront atteint leurs limites physiques suite à la diminution géométrique dictée par les besoins de l’industrie du semiconducteur. Bien que cette technologie soit conçue pour ses potentialités quant à la réalisation de circuits numériques et RF, le fait de pouvoir déconnecter les deux grilles et de les contrôler séparément ouvre également la voie à de nouvelles solutions pour la conception des systèmes analogiques futurs. Ce travail se focalise tout d’abord sur l’étude du comportement de l’IDGMOS et notamment sur les effets du couplage existant entre les deux interfaces du composant. Cette étude s’appuie sur les caractéristiques du transistor ainsi que sur son modèle. Celui-ci est ensuite simplifié afin d’extraire des lois élémentaires régissant le fonctionnement dynamique de l’IDGMOS. Dans un second temps, ce manuscrit précise l’environnement futur du transistor ainsi que les solutions existantes, conçues à base de dispositifs à substrat massif et permettant de palier les détériorations fonctionnelles futures. Une brève étude comparative est présentée ensuite entre une technologie MOS standard avancée et un modèle IDGMOS ajusté sur les prévisions de l’ITRS. Néanmoins, les paramètres ajustés sont à ce point idéaux qu’il est difficile de conclure. Il reste donc préférable de se cantonner aux considérations analogiques données par la suite du chapitre, celles-ci se basant principalement sur les équations du modèle de l’IDGMOS ainsi que sur sa structure. La troisième partie de se chapitre met en œuvre le transistor IDGMOS au sein de circuits représentant les blocs de base de l’électronique analogique. Chacun de ces blocs est étudié afin de mettre en valeur un apport fonctionnel particulier du composant. Cette étude se termine par une comparaison entre les résultats simulés d’un amplificateur complet IDGMOS et ceux d’un autre circuit réalisé quant à lui en utilisant l’accès substrat de transistors MOS standard, tous deux fonctionnant sous une tension d’alimentation de 0; 5V. / The aim of this thesis is to study the contributions and the limitations of Independently Driven Double Gate MOS transistors in regard of the low frequency analog design. This device is one of the candidates for the replacement of the current bulk MOS technology since the gate length of the transistors cannot be efficiently decreased under 30nm. Even if the IDGMOS technology is mainly designed for digital and radio frequency applications, the independent drive of the gates should also improve the design of analog circuits ant it would provide solutions to the future circuits issues. First, this work focuses upon the IDGMOS’s behaviour, going a little deeper into the effects of the coupling that exists between its interfaces. Using the electrical characteristics of the transistor and simplifying its model, this report then reviews the static and dynamic laws of the component in order to extract a simple description of its operation modes. Secondly, a state of the art concerning both the future environment and issues is presented, followed by the solutions which currently exist using the standard MOS technology. A brief comparison between an advanced MOS technology and an IDGMOS model fitted on the ITRS parameters is given. However, these ideal parameters prevent this work from establishing a practical conclusion whereas the aforementioned theoretical studies can be used for providing a better understanding of the IDGMOS contributions. Those are reviewed just before the last part of the report which presents some basic analog circuits and their enhancement using double gate transistors. This chapter first emphasizes each important aspect of the device operating within the circuits and it thus concludes on an interesting comparison between two complete low supply voltage amplifiers, the first one designed using IDGMOS transistors and the other one based on bulk driven MOS devices.

Nous proposons un modèle compact du transistor MOS double-grille silicium sur isolant (SOI) en mode de fonctionnement symétrique. Le modèle est basé sur le formalisme EKV et offre les caractéristiques suivantes : une expression analytique simple décrivant le comportement statique et dynamique du dispositif, des relations « directes » entre charges–tensions et tensions–courant, une méthode de calcul numérique robuste et rapide, une implémentation aisée du modèle dans un langage de haut niveau tel que VHDL-AMS permettant ainsi une simulation rapide et précise des caractéristiques électriques.<br />Le modèle prend en compte non seulement les effets de petites géométries tels que l'abaissement de la barrière de potentiel induit par le drain, le partage de charge, la dégradation de la pente sous le seuil ainsi que la réduction de la mobilité des porteurs, mais également les effets dynamiques extrinsèques.<br />Il a été validé pour des dispositifs de longueur de canal de 60nm. Sa validation a été effectuée par comparaison de ses résultats avec ceux obtenus sur le simulateur de composants Atlas/SILVACO.

Dans les transistors MOS (Métal Oxyde Semiconducteur) fortement submicroniques (<100 nm), l'augmentation de la densité d'intégration des composants s'accompagne d'une dégradation de certaines caractéristiques électriques (effets de canal court), tout particulièrement dans le régime sous le seuil. Parmi les solutions possibles pour atteindre les longueurs de grille de « fin de roadmap », les architectures MOSFET (Transistor à effet de champ de type MOS) à grille multiple sur SOI (Silicium sur Isolant) apparaissent particulièrement séduisantes, surtout en termes de contrôle électrostatique. <br />Grâce au simulateur particulaire MONACO de type Monte Carlo, ce travail commence par analyser la transition apparaissant dans les transistors ultracourts entre un régime de transport diffusif vers un régime de plus en plus balistique. D'après notre étude, les dispositifs ultimes devraient délivrer des courants très proches de la limite balistique.<br />Ensuite, l'optimisation du dimensionnement de tels transistors MOS à grille multiple sur SOI a été étudiée, entre autres pour limiter l'augmentation des impédances parasites. Le meilleur compromis entre comportement sous le seuil acceptable et rapidité est obtenu dans le cas des architectures à double grille.<br />Enfin, une nouvelle version très novatrice du logiciel MONACO développée durant cette thèse est présentée. Par résolution de l'équation de Schrödinger 1D, elle permet la prise en compte des effets de quantification d'énergie qui ont lieu perpendiculairement à la direction du transport de charges 2Dk, c'est à dire selon l'axe des grilles, dans les MOSFET à double grille ultra courts qui sont aussi ultrafins.

Dans les années à venir, l'industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine « Beyond CMOS », ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. En effet, l'émergence du caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d'envisager la réalisation de remplaçants potentiels des transistors ou de cellules mémoire à haute densité d'intégration, basse consommation. L'objectif principal de ce travail de thèse est d'explorer et d'évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DG-SETs dans une approche « cellules standards » ; et iii) l'exploration d'architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l'aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en termes de consommation d'énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques.

Afin de continuer l'amélioration des performances du transistor MOSFET à l'échelle décananométrique, la recherche en microélectronique explore différentes solutions. Les travaux menés au cours de cette thèse se sont plus particulièrement orientés vers l'étude de transistors innovants avec une architecture Double-Grille (DGMOSFET) et l'utilisation de “nouveaux” matériaux tels que les diélectriques de grille à forte permittivité dits “high-κ” et les semiconducteurs à forte mobilité intrinsèque (Ge et III-V). Grâce au développement de codes de simulation numérique basés sur la résolution auto-cohérente du couple d'équations Poisson-Schrödinger ou en utilisant le formalisme des fonctions de Green (NEGF), nous étudions le comportement électrique de différentes structures. Dans un premier temps, le fonctionnement des capacités Métal-Isolant-Semiconducteur et Métal-Isolant-Métal est simulé afin d'évaluer l'influence des propriétés des matériaux innovants et de la composition de l'empilement de grille sur les caractéristiques capacité-tension et sur le courant de fuite tunnel à travers la grille. Puis, les performances en termes de courant de drain face à la réduction de la longueur de grille (effets électrostatiques) et de l'épaisseur du canal de conduction (effet de confinement quantique) sont comparées dans le transistor MOS Double-Grille (à grilles indépendantes ou connectées) avec plusieurs matériaux aux propriétés très différentes (Si, Ge, GaAs et In0.53Ga0.47As). Enfin, nous avons développé une approche simplifiée (modélisation compacte) pour le calcul du courant de drain en dérive-diffusion ou balistique dans les transistors MOS Double-Grille à grilles indépendantes, validée par nos codes de simulation numérique.

Dans les années à venir, l'industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ''Beyond CMOS'', ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d'envisager la réalisation de transistors et de cellules mémoires à haute densité d'intégration, basse consommation. L'objectif principal de ce travail de thèse est d'explorer et d'évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ''cellules standards'' ; et iii) l'exploration d'architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l'aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d'énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques.

Ce travail de recherche a été principalement motivé par les avantages importants apportés par la technologie UTBB FDSOI aux applications analogiques et RF de faible puissance. L'objectif principal est d'étudier le comportement dynamique du transistor MOSFET du type UTBB FDSOI et de proposer des modèles prédictifs et des recommandations pour la conception de circuits intégrés RF, en mettant un accent particulier sur le régime d'inversion modérée. Après une brève analyse des progrès réalisés au niveau des architectures du transistor MOSFET, un état de l’art de la modélisation du transistor MOSFET UTBB FDSOI est établi. Les principaux effets physiques impliqués dans le transistor à double grille avec une épaisseur du film de 7 nm sont passés en revue, en particulier l’impact de la grille arrière, à l’aide de mesures et de simulations TCAD. La caractéristique gm/ID en basse fréquence et la caractéristique ym/ID proposée pour la haute fréquence sont étudiées et utilisées dans une conception analogique efficace. Enfin, le modèle NQS haute fréquence proposé reproduit les mesures dans toutes les conditions de polarisation y compris l’inversion modérée jusqu’à 110 GHz. / This research work has been motivated primarily by the significant advantages brought about by the UTBB FDSOI technology to the Low power Analog and RF applications. The main goal is to study the dynamic behavior of the UTBB FDSOI MOSFET in light of the recent technology advances and to propose predictive models and useful recommendations for RF IC design with particular emphasis on Moderate Inversion regime. After a brief review of progress in MOSFET architectures introduced in the semiconductor industry, a state-of-the-art UTBB FDSOI MOSFET modeling status is compiled. The main physical effects involved in the double gate transistor with a 7 nm thick film are reviewed, particularly the back gate impact, using measurements and TCAD. For better insight into the Weak Inversion and Moderate Inversion operations, both the low frequency gm/ID FoM and the proposed high frequency ym/ID FoM are studied and also used in an efficient first-cut analog design. Finally, a high frequency NQS model is developed and compared to DC and S-parameters measurements. The results show excellent agreement across all modes of operation including very low bias conditions and up to 110 GHz.

Dans les années à venir, l’industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ‘‘Beyond CMOS’’, ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d’envisager la réalisation de transistors et de cellules mémoires à haute densité d’intégration, basse consommation. L’objectif principal de ce travail de thèse est d’explorer et d’évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ‘‘cellules standards’’ ; et iii) l’exploration d’architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l’aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d’énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques. / In this work, we have presented a physics-based analytical SET model for hybrid SET-CMOS circuit simulations. A realistic SET modeling approach has been used to provide a compact SET model that takes several conduction mechanisms into account and closely matches experimental SET characteristics. The model is implemented in Verilog-A language, and can provide suitable environment to simulate hybrid SET-CMOS architectures. We have presented logic circuit design technique based on double gate metallic SET at room temperature. We have also shown the flexibility that the second gate can bring in order to configure the SET into P-type and N-type. Given that the same device is utilized, the circuit design approach exhibits regularity of the logic gate that simplifies the design process and leads to reduce the increasing process variations. Afterwards, we have addressed a new Boolean logic family based on DG-SET. An evaluation of the performance metrics have been carried out to quantify SET technology at the circuit level and compared to advanced CMOS technology nodes. SET-based static memory was achieved and performances metrics have been discussed. At the architectural level, we have investigated both full DG-SET based arithmetic logic blocks (FA and ALU) and programmable logic circuits to emphasize the low power aspect of the technology. The extra power reduction of SETs based logic gates compared to the CMOS makes this technology much attractive for ultra-low power embedded applications. In this way, architectures based on SETs may offer a new computational paradigm with low power consumption and low voltage operation. We have also addressed a flexible logic design methodology based on DG-SET transmission gates. Unlike conventional design approach, the XOR / XNOR behavior can be efficiently implemented with only 4 transistors. Moreover, this approach allows obtaining reconfigurable XOR / XNOR gates by swapping the cell biasing. Given that the same device is utilized, the structure can be physically implemented and established in a regular manner. Finally, complex logic gates based on DG-SET transmission gates offer an improvement in terms of transistor device count and power consumption compared to standard complementary SETs implementations.Process variations are introduced through our model enabling then a statistical study to better estimate the SET-based circuit performances and robustness. SET features low power but limited operating frequency, i.e. the parasitics linked to the interconnects reduce the circuit operating frequency as the SET Ion current is limited to the nA range. In term of perspectives: i) detailed studying the impact on SET-based logic cells of process variation and random back ground charge ii) considering multi-level computational model and their associate architectures iii) investigating new computation paradigms (neuro-inspired architectures, quantum cellular automata) should be considered for future works.

Dans le contexte des transports plus électriques, les parties mécaniques tendent à être remplacées par leurs équivalents électriques plus petits. Ainsi, le composant lui-même doit supporter un environnement plus sévère et de lourdes contraintes (haute tension, haute température). Les composants silicium deviennent alors inappropriés. Depuis la commercialisation des premières diodes Schottky en 2001, le carbure de silicium est le matériau reconnu mondialement pour la fabrication de dispositifs haute tension avec une forte intégration. Sa large bande d'énergie interdite et son fort champ électrique critique permettent la conception de transistors à effet de champ avec jonction (JFET) pour les hautes tensions ainsi que les diodes associées. Les structures étudiées dépendent de nombreux paramètres, et doivent ainsi être optimisées. L'influence d'un paramètre ne pouvant être isolée, des méthodes mathématiques ont été appelées pour trouver la valeur optimale. Ceci a conduit à la mise en place d'un critère d'optimisation. Ainsi, les deux grands types de structures de JFET verticaux ont pu être analysés finement. D'une part, la recherche d'une structure atteignant les tensions les plus élevées possible a conduit à l'élaboration d'un procédé de fabrication complexe. D'autre part, un souci de simplification et de stabilisation des procédés de fabrication a permis le développement d'un composant plus simple, mais avec une limite en tension un peu plus modeste.