Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test par scan des circuits intégrés. Le test par scan est une technique de conception en vue du test qui est largement utilisée, mais qui pose quelques problèmes. Elle nécessite en effet un nombre important de cycles d'horloge pour permettre le chargement, l'application, et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. Cette forte activité lors du test peut avoir des conséquences graves sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité, en particulier durant la période comprise entre l'application d'un vecteur de test et la récupération de la réponse du circuit.

Les applications temps réel modernes deviennent plus exigeantes en termes de ressources et de débit amenant la conception d'architectures multiprocesseurs. Ces systèmes, des équipements embarqués au calculateur haute performance, sont, pour des raisons d'autonomie et de fiabilité, confrontés des problèmes cruciaux de consommation d'énergie. Pour ces raisons, cette thèse propose de nouvelles techniques d'optimisation de la consommation d'énergie dans l'ordonnancement de systèmes multiprocesseur. La premiére contribution est un algorithme d'ordonnancement hiérarchique á deux niveaux qui autorise la migration restreinte des tâches. Cet algorithme vise á réduire la sous-optimalité de l'algorithme global EDF. La deuxiéme contribution de cette thèse est une technique de gestion dynamique de la consommation nommée Assertive Dynamic Power Management (AsDPM). Cette technique, qui régit le contrôle d'admission des tâches, vise á exploiter de manière optimale les modes repos des processeurs dans le but de réduire le nombre de processeurs actifs. La troisiéme contribution propose une nouvelle technique, nommée Deterministic Stretch-to-Fit (DSF), permettant d'exploiter le DVFS des processeurs. Les gains énergétiques observés s'approchent des solutions déjà existantes tout en offrant une complexité plus réduite. Ces techniques ont une efficacité variable selon les applications, amenant á définir une approche plus générique de gestion de la consommation appelée Hybrid Power Management (HyPowMan). Cette approche sélectionne, en cours d'exécution, la technique qui répond le mieux aux exigences énergie/performance.

Au niveau système, un ensemble d'experts spécifient des propriétés fonctionnelles et non fonctionnelles en utilisant chacun leurs propres modèles théoriques, outils et environnements. Chacun essaye d'utiliser les formalismes les plus adéquats en fonction des propriétés à vérifier. Cependant, chacune des vues d'expertise pour un domaine s'appuie sur un socle commun et impacte direct ou indirectement les modèles décrits par les autres experts. Il est donc indispensable de maintenir une cohérence sémantique entre les différents points de vue, et de pouvoir réconcilier et agréger chacun des points de vue avant de poursuivre les différentes phases d'analyse. Cette thèse propose un modèle, dénommé PRISMSYS, qui s'appuie sur une approche multi-vue dirigée par les modèles et dans laquelle pour chacun des domaines, chaque expert décrit les concepts de son domaine et la relation que ces concepts entretiennent avec le modèle socle. L'approche permet de maintenir la cohérence sémantique entre les différentes vues à travers la manipulation d'événements et d'horloges logiques. PRISMSYS est basé sur un profil UML qui s'appuie autant que possible sur les profils SysML et MARTE. Le modèle sémantique qui maintien la cohérence est spécifié avec le langage CCSL qui est un langage formel déclaratif pour la spécification de relations causales et temporelles entre les événements de différentes vues. L'environnement proposé par PRISMSYS permet la co-simulation du modèle et l'analyse. L'approche est illustrée en s'appuyant sur une architecture matérielle dans laquelle le domaine d'analyse privilégié est un domaine de consommation de puissance.

Au niveau système, un ensemble d'experts spécifient des propriétés fonctionnelles et non fonctionnelles en utilisant chacun leurs propres modèles théoriques, outils et environnements. Chacun essaye d'utiliser les formalismes les plus adéquats en fonction des propriétés à vérifier. Cependant, chacune des vues d'expertise pour un domaine s'appuie sur un socle commun et impacte direct ou indirectement les modèles décrits par les autres experts. Il est donc indispensable de maintenir une cohérence sémantique entre les différents points de vue, et de pouvoir réconcilier et agréger chacun des points de vue avant de poursuivre les différentes phases d'analyse. Cette thèse propose un modèle, dénommé PRISMSYS, qui s'appuie sur une approche multi-vue dirigée par les modèles et dans laquelle pour chacun des domaines, chaque expert décrit les concepts de son domaine et la relation que ces concepts entretiennent avec le modèle socle. L'approche permet de maintenir la cohérence sémantique entre les différentes vues à travers la manipulation d'événements et d'horloges logiques. PRISMSYS est basé sur un profil UML qui s'appuie autant que possible sur les profils SysML et MARTE. Le modèle sémantique qui maintien la cohérence est spécifié avec le langage CCSL qui est un langage formel déclaratif pour la spécification de relations causales et temporelles entre les événements de différentes vues. L'environnement proposé par PRISMSYS permet la co-simulation du modèle et l'analyse. L'approche est illustrée en s'appuyant sur une architecture matérielle dans laquelle le domaine d'analyse privilégié est un domaine de consommation de puissance. / At the system-level, experts specify functional and non-functional properties by employing their own theoretical models, tools and environments. Such experts attempt to use the most adequate formalisms to verify the defined system properties in a specific domain. Nevertheless, each one of these experts' views is supported on a common base and impacts directly or indirectly the models described by the other experts. Therefore, it is essential to keep a semantic coherence among the different points of view, and also to be able to reconcile and to include all the points of view before undertaking the different phases of the analysis. This thesis proposes a specific domain model called PRISMSYS. This model is based on a model-driven multi-view approach where the concepts, and the relationships between them, are described for each experts' domain. Moreover, these concepts maintain a relation with a backbone model. PRISMSYS allows keeping a semantic coherence among the different views by means of the manipulation of events and logical clocks. PRISMSYS is represented in an UML profile, supported as much as possible by SysML and MARTE. The semantic model, which preserves the view coherence, is specified by using CCSL, a declarative formal language for the specification of causal and temporal relationships between events of different views. The environment proposed by PRISMSYS allows the co-simulation of the model and its analysis. The approach is illustrated taking as case study an electronic system, where the main domain analysis is power consumption.

Cette thèse concerne l'étude et la réduction de la consommation de puissance durant le test par scan des circuits digitaux. Afin de détecter les défauts de délai de transition, les deux principales structures sont utilisés dans la pratique: Launch-Off-Shift (LOS) et launch-Off-Capture (LOC). L'ensemble des travaux réalises montre que le test LOS est plus efficace que le test LOC en terme de couverture de fautes de transition et la longueur de test. Toutefois, le test LOS nécessite une puissance plus élevée lors du launch-to-capture (LTC) du cycle, notamment en terme de consommation de puissance de pic. Ainsi, nous proposons une nouvelle approche de génération de vecteurs de test LOS basée sur la consommation. La technique proposée est capable de réduire et d'évaluer la puissance de pic de test se rapprochant le plus possible de la puissance fonctionnelle. Les avantages qui en résultent permettent de résoudre le problème lié à la perte de rendement et de s'abstenir du test se produisant lorsque la puissance de test est trop faible par rapport à la puissance fonctionnelle. / This thesis relates to study and reduction of power consumption during at-speed scan delay testing for digital circuits. To detect transition delay faults, two main testing schemes are used in practice: Launch-Off-Shift (LOS) and Launch-Off-Capture (LOC). In this work, we prove that LOS testing is more efficient than LOC testing in terms of transition fault coverage (TFC) and test length. However, LOS presents higher power during the launch-to-capture (LTC) cycle, especially in terms of peak power. For this purpose, we propose a novel power-aware test pattern generation technique for LOS testing. The proposed approach is able to reduce and map the test peak power as close as possible to the functional power. The important feature of this framework is that, in additional to solving the yield loss problem, it also avoids test escape that may occur when test power is too much reduced compared to functional power.

Ce travail de recherche intitulé " Contribution à la modélisation de l'Intégrité des Alimentations dans les System-in-Package", effectué chez NXP semi-conducteurs, se propose d'étudier l'intégrité des alimentations et des signaux dans un système complexe tel que le System-in-Package(SiP), les System-on-Chip(SoC) ou autres (PoP,...). C'est-à-dire la générations de perturbations électromagnétiques conduites dues à l'activité d'un système complexe sur son environnement d'intégration. Un bilan de puissance statique et dynamique permet de considérer l'influence de l'activité des fonctions numériques sur le système SiP. L'activité dynamique est représentée sous forme de profils canoniques caractérisés par la technologie de conception des fonctions logiques. Cette représentation en base tient compte du cadencement multi fréquentiel (ou multi-harmonique) du système. Un logiciel a été développé permettant d'extraire un profil d'activité numérique définit suivant la géométrie de la fonction, sa technologie et ses fréquences d'activation. Les fonctions analogiques et le réseau passif d'interconnexions sont modélisés au travers de fonctions de transfert et validés par une approche expérimentale (domaine fréquentiel et temporel) et en simulation. Cette analyse a permis de souligner les potentialités de la modélisation BBS (Broad Band Spice Model). Ceci a permis une modélisation multi-port globale de l'environnement d'intégration modélisé depuis le PCB jusqu'aux fonctions actives (PCB-Boitier-interconnexions-circuits). Les modèles extraits sont utilisables dans un environnement SPICE où l'ensemble du système est modélisé dans un environnement unique. La CO-MODÉLISATION et la CO-SIMULATION GLOBALES permettent la proposition de règles de conception et l'optimisation du découplage souligné par le potentiel du substrat de report PICS (Passive Integrating Component Substrate).

Ce travail de recherche intitulé " Contribution à la modélisation de l'Intégrité des Alimentations dans les System-in-Package", effectué chez NXP semi-conducteurs, se propose d'étudier l'intégrité des alimentations et des signaux dans un système complexe tel que le System-in-Package(SiP), les System-on-Chip(SoC) ou autres (PoP,...). C'est-à-dire la générations de perturbations électromagnétiques conduites dues à l'activité d'un système complexe sur son environnement d'intégration. Un bilan de puissance statique et dynamique permet de considérer l’influence de l’activité des fonctions numériques sur le système SiP. L’activité dynamique est représentée sous forme de profils canoniques caractérisés par la technologie de conception des fonctions logiques. Cette représentation en base tient compte du cadencement multi fréquentiel (ou multi-harmonique) du système. Un logiciel a été développé permettant d'extraire un profil d'activité numérique définit suivant la géométrie de la fonction, sa technologie et ses fréquences d'activation. Les fonctions analogiques et le réseau passif d'interconnexions sont modélisés au travers de fonctions de transfert et validés par une approche expérimentale (domaine fréquentiel et temporel) et en simulation. Cette analyse a permis de souligner les potentialités de la modélisation BBS (Broad Band Spice Model). Ceci a permis une modélisation multi-port globale de l'environnement d'intégration modélisé depuis le PCB jusqu’aux fonctions actives (PCB-Boitier-interconnexions-circuits). Les modèles extraits sont utilisables dans un environnement SPICE où l’ensemble du système est modélisé dans un environnement unique. La CO-MODÉLISATION et la CO-SIMULATION GLOBALES permettent la proposition de règles de conception et l’optimisation du découplage souligné par le potentiel du substrat de report PICS (Passive Integrating Component Substrate). / This thesis, performed in NXP Semiconductors, presents an analysis on POWER INTEGRITY and SIGNAL INTEGRITY in complex systems (System-in-Package SiP, System-on-Chip SoC, PoP, etc). This subject takes in account the propagation and its effects of conducted electromagnetic interferences due to digital activities in power distribution network. A statement of static and dynamic power consumption allows to consider effects of digital activities through a multi-clock and multi harmonic model based on technologies, clocks and geometries of a dedicated functions, blocks or dices. A global distributed CO-SIMULATION/CO-MODELISATION methodology for concurrent/simultaneous analysis of passif distribution network have been successfully applied to a full complex system. An original "power signature" concept is used to model high speed digital modules temporal and spatial distribution of their power switching activity for analog-mixed-digital co-simulations. Analysis of coupling effects at systems level have been studied through access ports with and without active SiP modules. The measured coupling is validated with predicted simulation results based on electromagnetic simulations and broad band SPICE extractions. Correlations are validated between observed spurs in presence of SiP active modules and the behavioral response (transfer function) of the active die multiport, and multi-port de-embedding analysis. The full model of complex system, available in SPICE environnement, allows to analyse propagation and its effects of conducted electromagnetic interferences on dices, functions and system of the SiP. Thanks to this work, it will possible to supply new design rules and optimize of decoupling capacities values. A dedicated software was elaborated to generate a quick digital activity model easy-to-implement in SPICE environment.

Cette thèse traite le problème d'intégration hardware optimale de contrôleurs linéaires à taille de mot finie, dédiés aux applications MEMS. Le plus grand défi est d'assurer des performances de contrôle satisfaisantes avec un minimum de ressources logiques. Afin d'y parvenir, deux optimisations distinctes mais complémentaires peuvent être entreprises: en théorie de contrôle et en arithmétique binaire. Seule cette dernière est considérée dans ce travail.Comme cette arithmétique cible des applications MEMS, elle doit faire preuve de vitesse afin de prendre en charge la dynamique rapide des MEMS, à faible consommation de puissance pour un contrôle intégré, hautement re-configurabe pour un ajustement facile des performances de contrôle, et facilement prédictible pour fournir une idée précise sur les ressources logiques nécessaires avant l'implémentation même.L'exploration d'un certain nombre d'arithmétiques binaires a montré que l'arithmétique radix-2r est celle qui répond au mieux aux exigences précitées. Elle a été pleinement exploitée afin de concevoir des circuits de multiplication efficaces, qui sont au fait, le véritable moteur des systèmes linéaires.L'arithmétique radix-2r a été appliquée à l'intégration hardware de deux structures linéaires à taille de mot finie: un contrôleur PID variant dans le temps et à un contrôleur LQG invariant dans le temps,avec un filtre de Kalman. Le contrôleur PID a montré une nette supériorité sur ses homologues existants. Quant au contrôleur LQG, une réduction très importante des ressources logiques a été obtenue par rapport à sa forme initiale non optimisée / This thesis addresses the problem of optimal hardware-realization of finite-word-length(FWL) linear controllers dedicated to MEMS applications. The biggest challenge is to ensuresatisfactory control performances with a minimal hardware. To come up, two distinct butcomplementary optimizations can be undertaken: in control theory and in binary arithmetic. Only thelatter is involved in this work.Because MEMS applications are targeted, the binary arithmetic must be fast enough to cope withthe rapid dynamic of MEMS; power-efficient for an embedded control; highly scalable for an easyadjustment of the control performances; and easily predictable to provide a precise idea on therequired logic resources before the implementation.The exploration of a number of binary arithmetics showed that radix-2r is the best candidate that fitsthe aforementioned requirements. It has been fully exploited to designing efficient multiplier cores,which are the real engine of the linear systems.The radix-2r arithmetic was applied to the hardware integration of two FWL structures: a linear timevariant PID controller and a linear time invariant LQG controller with a Kalman filter. Both controllersshowed a clear superiority over their existing counterparts, or in comparison to their initial forms.

Les systèmes de communication mobiles permettent l’utilisation de l’information en environnements complexes grâce à des dispositifs portables qui ont comme principale restriction la durée de leurs batteries. Des nombreux efforts se sont focalisés sur la réduction de la consommation d’énergie des circuits électroniques de ces systèmes, une fois que le développent des technologies des batteries ne avance pas au rythme nécessaire. En outre, les systèmes RF sont généralement conçus pour fonctionner de manière fixe, spécifiés pour le pire cas du lien de communication. Toutefois, ce scénario peut se produire dans une petite partie du temps, entraînant ainsi en perte d’énergie dans le reste du temps. La recherche des circuits RF adaptatifs, pour adapter le niveau du signal d'entrée pour réduire la consommation d'énergie est donc d'un grand intérêt et de l'importance. Dans la chaîne de réception radiofréquence, l'amplificateur à faible bruit (LNA) se montre un composant essentiel, autant pour les performances de la chaîne que pour la consommation d'énergie. Au cours des dernières décennies, des techniques pour la conception de LNAs reconfigurables ont été proposées et mises en oeuvre. Cependant, la plupart d'entre elles s’applique seulement au contrôle du gain, sans exploiter Le réglage de la linéarité et du bruit envisageant l'économie d'énergie. De plus,ces circuits occupent une grande surface de silicium, ce qui entraîne un coût élevé, ou NE correspondent pas aux nouvelles technologies CMOS à faible coût. L'objectif de cette étude est de démontrer la faisabilité et les avantages de l'utilisation d'un LNA reconfigurable numériquement dans une chaîne de réception radiofréquence, du point de vue de la consommation d'énergie et de coût de fabrication. / Mobile communication systems allow exploring information in complex environments by means of portable devices, whose main restriction is battery life. Once battery development does not follow market expectations, several efforts have been made in order to reduce energy consumption of those systems. Furthermore, radio-frequency systems are generally designed to operate as fixed circuits, specified for RF link worst-case scenario. However, this scenario may occur in a small amount of time, leading to energy waste in the remaining periods. The research of adaptive radio-frequency circuits and systems, which can configure themselves in response to input signal level in order to reduce power consumption, is of interest and importance. In a RF receiver chain, Low Noise Amplifier (LNA) stand as critical elements, both on the chain performance or power consumption. In the past some techniques for reconfigurable LNA design were proposed and applied. Nevertheless, the majority of them are applied to gain control, ignoring the possibility of linearity and noise figure adjustment, in order to save power. In addition, those circuits consume great area, resulting in high production costs, or they do not scale well with CMOS. The goal of this work is demonstrate the feasibility and advantages in using a digitally controlled LNA in a receiver chain in order to save area and power. / Os sistemas de comunicação móveis permitem a exploração da informação em ambientes complexos através dos dispositivos portáteis que possuem como principal restrição a duração de suas baterias. Como o desenvolvimento da tecnologia de baterias não ocorre na velocidade esperada pelo mercado, muitos esforços se voltam à redução do consumo de energia dos circuitos eletrônicos destes sistemas. Além disso, os sistemas de radiofrequência são em geral projetados para funcionarem de forma fixa, especificados para o cenário de pior caso do link de comunicação. No entanto, este cenário pode ocorrer em uma pequena porção de tempo, resultando assim no restante do tempo em desperdício de energia. A investigação de sistemas e circuitos de radiofrequência adaptativos, que se ajustem ao nível de sinal de entrada a fim de reduzir o consumo de energia é assim de grande interesse e importância. Dentro de cadeia de recepção de radiofrequência, os Amplificadores de Baixo Ruído (LNA) se destacam como elementos críticos, tanto para o desempenho da cadeia como para o consumo de potência. No passado algumas técnicas para o projeto de LNA reconfiguráveis foram propostas e aplicadas. Contudo, a maioria delas só se aplica ao controle do ganho, deixando de explorar o ajuste da linearidade e da figura de ruído com fins de economia de energia. Além disso, estes circuitos ocupam grande área de silício, resultando em alto custo, ou então não se adaptam as novas tecnologias CMOS de baixo custo. O objetivo deste trabalho é demonstrar a viabilidade e as vantagens do uso de um LNA digitalmente configurável em uma cadeia de recepção de radiofrequência do ponto de vista de custo e consumo de potência.