Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores (Telecomunicações). Universidade do Porto. Faculdade de Engenharia. 2010

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores (Major Telecomunicações). Faculdade de Engenharia. Universidade do Porto. 2009

Made available in DSpace on 2015-04-22T22:00:45Z (GMT). No. of bitstreams: 1 Hillermann Ferreira Osmidio Lima.pdf: 1820292 bytes, checksum: 0434ed2f2545deea32acce6f4ff7b7c3 (MD5) Previous issue date: 2012-12-18 / This dissertation presents an implementation in VHDL of the MTP-2 layer of SS7, Low part, together with a Programmable Switching Matrix, to reach, as more generic as possible, a modular, portable (reusable) and scalable solution to be used in various technologies and telecommunications equipments with different architectures and capabilities. As parallel contributions, this work includes: the development of a methodology for implementing digital circuits in VHDL based on a visual description using flowcharts; the proposing of a technique for generating random vectors using the MATLAB software for simulation and validation of digital circuits using hardware description language, allowing the detection of fault conditions that would hardly be evaluated with manually generated vectors. As a result, this work generated practical use artifact, presenting a substantial increase capacity on treatment of SS7 links in telecommunications equipments, when compared with previous related works. / Esta dissertação apresenta uma implementação em VHDL da camada MTP-2 da SS7, parte Low, em conjunto com uma Matriz de Comutação Programável de modo a constituir, da forma mais genérica possível, uma solução modular, portável (reutilizável) e escalável para poder ser usada em várias tecnologias e em equipamentos de telecomunicações com diferentes arquiteturas e capacidades. Como contribuições paralelas do trabalho destacam-se: o desenvolvimento de uma metodologia para implementação em VHDL de circuitos digitais a partir de uma descrição visual com o uso de fluxogramas; a proposta de uma técnica de geração de vetores de forma aleatória usando o software MATLAB para simulação e validação de circuitos digitais usando linguagem de descrição de hardware, permitindo a detecção de condições de falha que dificilmente seriam avaliadas com vetores gerados de forma manual. Como resultado, este trabalho gerou artefato de utilização prática, apresentando um considerável aumento na capacidade de tratamento de Enlaces SS7 de equipamentos de telecomunicações, quando comparado com trabalhos realizados anteriormente.

Com o aumento crescente das capacidades dos circuitos integrado e conseqüente complexidade das aplicações, em especial as embarcadas, um requisito tem se tornado fundamental no desenvolvimento desses sistemas: ferramentas de desenvolvimento cada vez mais acessíveis aos engenheiros, permitindo, por exemplo, que um programa escrito em linguagem C possa ser convertido diretamente em hardware. Os FPGAs (Field Programmable Gate Array), elemento fundamental na caracterização de computação reconfigurável, é um exemplo desse crescimento, tanto em capacidade do CI como disponibilidade de ferramentas. Esse projeto teve como objetivos: estudar algumas ferramentas de conversão C, C++ ou Java para hardware reconfigurável; estudar benchmarks a serem executadas nessas ferramentas para obter desempenho das mesmas, e ter o domínio dos conceitos na conversão de linguagens de alto nível para hardware reconfigurável. A plataforma utilizada no projeto foi a da empresa Xilinx XUP V2P / With the growing capacities of Integrated Circuits (IC) and the complexity of the applications, especially in embedded systems, there are now requisites for developing tools that convert algorithms C direct into the hardware. As a fundamental element to characterize Reconfigurable Computing, FPGA (Field Programmable Gate Array) is an example of those CIs, as well as the tools that have been developed. In this project we present different tools to convert C into the hardware. We also present benchmarks to be executed on those tools for performance analysis. Finally we conclude the project presenting results relating the experience to implement C direct into the hardware. The Xilinx XUP V2P platform was used in the project

Com o aumento crescente das capacidades dos circuitos integrado e conseqüente complexidade das aplicações, em especial as embarcadas, um requisito tem se tornado fundamental no desenvolvimento desses sistemas: ferramentas de desenvolvimento cada vez mais acessíveis aos engenheiros, permitindo, por exemplo, que um programa escrito em linguagem C possa ser convertido diretamente em hardware. Os FPGAs (Field Programmable Gate Array), elemento fundamental na caracterização de computação reconfigurável, é um exemplo desse crescimento, tanto em capacidade do CI como disponibilidade de ferramentas. Esse projeto teve como objetivos: estudar algumas ferramentas de conversão C, C++ ou Java para hardware reconfigurável; estudar benchmarks a serem executadas nessas ferramentas para obter desempenho das mesmas, e ter o domínio dos conceitos na conversão de linguagens de alto nível para hardware reconfigurável. A plataforma utilizada no projeto foi a da empresa Xilinx XUP V2P / With the growing capacities of Integrated Circuits (IC) and the complexity of the applications, especially in embedded systems, there are now requisites for developing tools that convert algorithms C direct into the hardware. As a fundamental element to characterize Reconfigurable Computing, FPGA (Field Programmable Gate Array) is an example of those CIs, as well as the tools that have been developed. In this project we present different tools to convert C into the hardware. We also present benchmarks to be executed on those tools for performance analysis. Finally we conclude the project presenting results relating the experience to implement C direct into the hardware. The Xilinx XUP V2P platform was used in the project

Made available in DSpace on 2014-06-12T15:58:55Z (GMT). No. of bitstreams: 2 arquivo4749_1.pdf: 860768 bytes, checksum: f47e41219790526c6f185f6c76e4135d (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2004 / No competitivo mercado de sistemas digitais dedicados, a crescente demanda por produtos com funcionalidades cada vez mais complexas tem tornado o projeto de tais sistemas um grande desafio. Neste cenário, torna-se necessária a construção de modelos virtuais do sistema, em diferentes níveis de abstração, a fim de permitir a exploração do espaço de projeto e a validação funcional do mesmo, antes de sua implementação final. SystemC é uma biblioteca de classes C++ que permite a construção de tais modelos. Embora ferramentas comuns de C++ possam ser usadas para desenvolver modelos em SystemC, elas não atendem às necessidades específicas da modelagem de sistemas. Ferramentas específicas precisam reconhecer os elementos de SystemC nos arquivos-fonte, para poderem prestar qualquer tipo de auxílio ao projetista, nas atividades de modelagem, análise, validação, etc. Neste trabalho, apresentamos uma técnica, e uma ferramenta-protótipo, para a identificação e extração de informação estrutural de modelos em SystemC, usando algoritmos de casamento de padrões sobre o grafo semântico extraído dos códigos-fonte por uma ferramenta de extração para C++. A ferramenta-protótipo foi usada com sucesso em vários exemplos de modelos em SystemC, dentre eles o modelo de uma CPU RISC.

A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbrido. A contribuição principal é a especificação do novo componente de hardware, chamado tabela de padrões, o qual é validado por representação formal e pela implementação da estrutura da tabela de padrões. A partir desta tabela foi desenvolvido um modelo de transação de mensagens do protocolo híbrido que diferencia as mensagens em clássicas e especulativas. A contribuição final apresenta um modelo analítico do custo efetivo de desempenho do protocolo híbrido. / This thesis presents the optimized method of cache coherent architecture based on embedded systems. The main contribution of this method presents the proposal of shared memory architecture CMP oriented by memory access patterns and cache coherent hybrid protocol. The cache coherent architecture provided the hardware specification called pattern table which can be validated by formal representation and the first implementation of pattern table. Through pattern table was developed the model of messages transaction to hybrid protocol witch differ the messages in classical and speculative. The final contribution presents the analytic model of effective cost of hybrid protocol performance.

A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbrido. A contribuição principal é a especificação do novo componente de hardware, chamado tabela de padrões, o qual é validado por representação formal e pela implementação da estrutura da tabela de padrões. A partir desta tabela foi desenvolvido um modelo de transação de mensagens do protocolo híbrido que diferencia as mensagens em clássicas e especulativas. A contribuição final apresenta um modelo analítico do custo efetivo de desempenho do protocolo híbrido. / This thesis presents the optimized method of cache coherent architecture based on embedded systems. The main contribution of this method presents the proposal of shared memory architecture CMP oriented by memory access patterns and cache coherent hybrid protocol. The cache coherent architecture provided the hardware specification called pattern table which can be validated by formal representation and the first implementation of pattern table. Through pattern table was developed the model of messages transaction to hybrid protocol witch differ the messages in classical and speculative. The final contribution presents the analytic model of effective cost of hybrid protocol performance.

A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware reconfigurável, mas agora como uma ferramenta de compilação. Ela tem como objetivo a execução de algoritmos por meio do modelo de arquitetura a fluxo de dados associado ao conceito de dispositivos parcialmente reconfiguráveis. Sua característica principal é acelerar o tempo de execução de programas escritos em Linguagem de Programação de Alto Nível (LPAN), do inglês, High Level Languages, em particular nas partes mais intensas de processamento. Isso é feito por meio da implementação dessas partes de código diretamente em hardware reconfigurável - utilizando a tecnologia Field-programmable Gate Array (FPGA) - aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados e as características do hardware parcialmente reconfigurável. Neste trabalho, o objetivo é a prova de conceito do processo de partição e do protocolo de comunicação entre as partições definidas a partir de um Grafo de Fluxo de Dados (GFD), para a execução direta em hardware reconfigurável utilizando Reconfiguração Parcial Dinâmica (RPD). Foi necessário elaborar um mecanismo de partição e protocolo de comunicação entre essas partições, uma vez que a RPD insere características tecnológicas limitantes não encontradas em hardwares reconfiguráveis mais tradicionais. O mecanismo criado se mostrou parcialmente adequado à prova de conceito, significando a possibilidade de se executar GFDs na plataforma parcialmente reconfigurável. Todavia, os tempos de reconfiguração inviabilizaram a proposta inicial de se utilizar RPD para diminuir o tempo de tag matching dos GFDs dinâmicos / The ChipCflow tool has been developed over the last four years, initially from an architectural design the flow of Dynamic Data in reconfigurable hardware, but now as a compilation tool. It aims to run algorithms using the model of the data flow architecture associated with the concept of partially reconfigurable devices. Its main feature is to accelerate the execution time of programs written in High Level Languages, particularly in the most intense processing. This is done by implementing those parts of code directly in reconfigurable hardware - using FPGA technology - leveraging the natural parallelism of the data flow model and characteristics of the partially reconfigurable hardware. In this work, the main goal is the proof of concept of the partition process and protocol communication between the partitions defined from Data Flow Graph for direct execution in reconfigurable hardware using Active Partial Reconfiguration. This required a mechanism to partition and a protocol for communication between these partitions, since the Active Partial Reconfiguration inserts technological features limiting not found in traditional reconfigurable hardware. The mechanism developed is show to be partially adequate to the proof of concept, meaning the ability to run Data Flow Graphs in a platform that is partially reconfigurable. However, the reconfiguration time inserts a great overhead into the execution time, which made the proposal of the use of Active Partial Reconfiguration to decrease the time matching Data Flow Graph unfeasible

Submitted by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-13T15:34:18Z No. of bitstreams: 1 Dissertação - Mitsuyoshi N. Carvalho.pdf: 2218487 bytes, checksum: dee728ee846d66a58515c2e64c63ff4f (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-13T15:35:18Z (GMT) No. of bitstreams: 1 Dissertação - Mitsuyoshi N. Carvalho.pdf: 2218487 bytes, checksum: dee728ee846d66a58515c2e64c63ff4f (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-12-13T15:35:51Z (GMT) No. of bitstreams: 1 Dissertação - Mitsuyoshi N. Carvalho.pdf: 2218487 bytes, checksum: dee728ee846d66a58515c2e64c63ff4f (MD5) / Made available in DSpace on 2016-12-13T15:35:51Z (GMT). No. of bitstreams: 1 Dissertação - Mitsuyoshi N. Carvalho.pdf: 2218487 bytes, checksum: dee728ee846d66a58515c2e64c63ff4f (MD5) Previous issue date: 2013-02-28 / FINEP - Financiadora de Estudos e Projetos / The Common Channel Signaling System No. 7 (SS7) is one of the most important signaling systems used in today’s telecommunication networks and continues to be used on new architectures of fixed and mobile telephony. This dissertation presents an implementation for the control functions of the Signaling System Number 7 level 2 (referred in this work as MTP2-H) using the VHDL as the hardware description language. The specification of the control functions for the SS7 level 2 is made by using SDL diagrams described in Recommendation Q.703 of ITU-T. To accomplish the implementation, a methodology was developed for conversion of systems described in SDL to VHDL, consisting of a set of rules and a standard VHDL model that were applied on those SDL diagrams. The implementation was performed in order to provide the modularity and portability characteristics to the generated code. This way, the developed module can be replicated as many times as necessary in a programmable logic component (respecting the limitations of the component) and can also be synthesized in components from different manufacturers. The validation of implementation was done by means of functional tests using the Modelsim simulation tool. The developed code was compiled in development tools from different manufacturers to validate the portability feature and to estimate the amount of resources required in programmable logic components. / O Sistema de Sinalização por Canal Comum número 7 (SS7) é um dos mais importantes sistemas de sinalização utilizado em redes atuais de telecomunicações e continua a ser usado em novas arquiteturas tanto de telefonia fixa como móvel. O presente trabalho de dissertação apresenta a implementação das funções de controle do nível 2 do Sistema de Sinalização número 7 (denominado nesse trabalho como MTP2-H) utilizando a linguagem de descrição de hardware VHDL. A especificação das funções de controle do nível 2 do SS7 é feita através de diagramas em linguagem SDL na recomendação Q.703 do ITU-T. Para realizar a implementação, foi desenvolvida uma metodologia para conversão de sistemas descritos em SDL para VHDL, composta por um conjunto de regras e um modelo padrão em VHDL que foram aplicados nos referidos diagramas SDL. A implementação foi realizada de forma a proporcionar características de modularidade e portabilidade ao código gerado. Com isso, o módulo desenvolvido poderá ser replicado o número de vezes em que for necessário em um componente de lógica programável (respeitando as limitações do componente) e também poderá ser sintetizado em componentes de diferentes fabricantes. A validação da implementação foi feita por meio de testes funcionais utilizando a ferramenta de simulação Modelsim. O código desenvolvido foi compilado em ferramentas de desenvolvimento de diferentes fabricantes para validar a característica de portabilidade e para estimar a quantidade de recursos necessários nos componentes de lógica programáveis.