Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

Neste trabalho é estudada a viabilidade de produção de dispositivos eletrônicos baseados em filmes semicondutores de carbeto de silício estequiométrico (a-Si0,5C0,5:H) obtidos por deposição química por vapor assistida por plasma, PECVD. A proposta do projeto envolve a realização de uma série de trabalhos que permitam avaliar as potencialidades do a-SiC:H para a fabricação de dispositivos semicondutores simples. Deste modo, desenvolvemos as principais etapas para a construção de dispositivos, as quais envolveram a dopagem elétrica por diferentes técnicas com a utilização de diferentes elementos dopantes, a corrosão seletiva por plasma e a obtenção um dielétrico apropriado e compatível com a tecnologia do SiC, bem como o desenvolvimento de processos de cristalização, que podem se mostrar fundamentais para melhorar as propriedades dos filmes de a-SiC:H. Com tais processos aprimorados, fabricamos estruturas MOSiC (metal-óxidocarbeto de silício) a partir do SiC cristalizado, utilizando como dielétrico de porta o SiO2 crescido por oxidação térmica (seca e úmida) dos próprios filmes de carbeto de silício cristalizados. Essas estruturas apresentaram o comportamento típico de um capacitor MOS, com regiões de acumulação, depleção e inversão bem definidas em todos os casos. Também fabricamos heterojunções de filmes de SiC tipo-p (como depositado e tratado termicamente) sobre substratos de Si tipo-n, os quais mostraram boas caracterísitcas retificadoras para as heteroestruturas formadas pelo a-SiC:H como-depositado e tratado termicamente a 550ºC. Além do mais, também projetamos, fabricamos, modelamos e caracterizamos transistores de filme fino de a-SiC:H. De acordo com as caracterizações elétricas observamos que podemos controlar a condutividade do canal, embora os dispositivos ainda precisem ser aprimorados para se obter melhores níveis de corrente. Vemos, portanto que, embora ainda tenham que ser aperfeiçoados, foram construídos com sucesso dispositivos eletrônicos semicondutores baseados em filmes de a-Si0,5C0,5:H obtidos por PECVD. / In this work we studied the viability to build devices based on stoichiometric amorphous silicon carbide semiconductor films (a-Si0.5C0.5:H), obtained by plasma enhanced chemical vapor deposition technique. The project proposal involves the realization of a series of studies that evaluate the potentialities of the a-SiC:H for the fabrication of simple semiconductor devices. In this way, we developed the main steps for the devices\' fabrication, which involved electric doping, by different doping techniques using different doping sources, selective plasma etching and the obtention of an appropriate and compatible dielectric for SiC technology. Besides, we performed crystallization processes that were essential to improve the properties of the amorphous films. By establishing the processes steps, we manufactured MOSiC (metal-oxidesilicon carbide) structures starting from crystallized SiC and using SiO2 as the gate dielectric, which was obtained by thermal oxidation (wet and dry) of the crystallized silicon carbide films. All the structures presented a typical MOS capacitor behavior, with accumulation, depletion and inversion regions well-defined in all the cases. We also fabricated heterojunctions formed by p-type SiC films (as-deposited and annealed) on n-type silicon substrates that showed good rectifying characteristics for as-deposited and annealed at 550ºC a-SiC:H films. Moreover, we designed, manufactured, modeled and characterized a-SiC:H thin film transistors. The electric characterization demonstrated that it is possible to control the channel conductivity; however, the devices still need to be improved to obtain better current levels. Although some improvement still need to be made, we built successfully electronic semiconductor devices based on a-Si0.5C0.5:H films obtained at low temperatures by PECVD technique.

As metaloftalocianinas (MPcs) são compostos de coordenação macrocíclicos amplamente estudados, e já utilizados em várias aplicações tecnológicas. Sua estabilidade química e térmica e seu caráter semicondutor as tornam materiais promissores no desenvolvimento de dispositivos eletrônicos. A imobilização deste material através da técnica de automontagem tem proporcionado, nos últimos anos, uma nova alternativa de arquitetura e de interação molecular, principalmente entre analitos e transdutores na área de sensores. Neste trabalho, foram produzidos e estudados filmes automontados com ftalocianina tetrassulfonada de cobalto (CoTsPc) e polímeros poli(alilamina hidroclorada) (PAH) ou poli(amido amina) geração 4 (PAMAM G4), com os objetivos de investigar a organização estrutural dos polieletrólitos nos filmes e de utilizar estes sistemas como sensores de umidade. A espectroscopia de absorção no UV-visível revelou que a quantidade de CoTsPc adsorvida nos filmes varia linearmente com o número de bicamadas para substratos de vidro. Medidas de FTIR mostraram que os filmes são formados, principalmente, pela atração eletrostática entre os grupos sulfônicos da ftalocianina e as aminas dos policátions. Um estudo abrangente realizado através da técnica de SPR exibiu a dinâmica de crescimento dos filmes e permitiu a estimativa das espessuras das camadas que os compõem. A condutividade elétrica destas nanoestruturas se mostrou muito sensível à presença de vapor de água. Os valores de corrente variaram três ordens de grandeza para um pequeno intervalo de umidade relativa, indicando o grande potencial destes filmes para sensores. Esta sensibilidade acentuada está profundamente associada à organização dos anéis de ftalocianina nas multicamadas, que é ditada pelo método de automontagem. Estes resultados acenam para a alternativa de obter sensores de umidade com ftalocianinas a partir de uma técnica simples de deposição de filmes finos, cujo destaque é promover uma conformação molecular específica, e consequentemente determinar a sensibilidade dos dispositivos. / Metallophthalocyanines (MPcs) are conjugated macrocyclic compounds that have been widely investigated in different scientific and technological fields. Their chemical and thermal stability, as well as their semiconductor nature make them suitable for the development of electronic devices. Immobilization of MPc molecules in self-assembly films has allowed new possibilities of molecular architecture, from which new, interesting properties may be achieved. This dissertation describes the fabrication of layer-by-layer films obtained from cobalt tetrasulfonated phthalocyanine (CoTsPc) and the polyelectrolytes poly(allylamine hydrochloride) (PAH) and poly(amido amine) generation 4 (PAMAM G4). In addition to the structural investigations that revealed the nanoscale organization of the films, the possibility of using the films as humidity sensors has also been explored. UV-vis spectroscopy showed a linear film growth on glass substrates in both systems, while FTIR measurements provided evidence on the interactions between sulfonate groups from CoTsPc and amines from the polycations. A comprehensive SPR investigation on film growth reproduced dynamically the deposition process and provided an estimation of the layers thicknesses. The electrical conductivity of the films deposited on interdigitated electrodes was found to be very sensitive to water vapor. This sensitivity is caused by the positioning of the Pc rings along the multilayers, which is a consequence of the self-assembly method. These results point to the development of a phthalocyanine-based humidity sensor obtained from a simple thin film deposition technique, whose outstanding ability to tailor molecular organization was crucial to achieve such high sensitivity.

Les travaux de these s’inscrivent dans le cadre de deux projets: ReAGaN et ExtremeGaN avec des industriels (UMS, Serma Technologies, Thales TRT) et des laboratoires derecherche (LEPMI, LAAS et l’université de Bristol).Les deux technologies GaN (GH50 et GH25) étudiées dans cette thèse sont fournies parla société United Monolithic Semiconductors (UMS) et elles ont été qualifiées durant cettethèse. Plusieurs composants ont subi des tests de vieillissement accéléré en températureréalisés par UMS, ensuite une campagne de caractérisation électrique approfondie a étéréalisée au laboratoire IMS afin d’étudier les effets parasites et les mécanismes de dégradationqui limitent la fiabilté de cette filière.Le premier chapitre traite les bases du transistor HEMT à base de GaN. Les avantagesdu matériau nitrure de gallium ainsi que les substrats adaptés au HEMT à base de GaN sontprésentés. Une brève description du marché europeen des composants GaN est donnée.Ensuite, la structure ainsi que le fonctionnement du HEMT AlGaN/GaN sont décrit ainsi queles deux technologies d’UMS.Le deuxième chapitre présente les tests de vieillissement utilisés pour l’analyse defiabilité. Ensuite, un état de l’art des effets parasites et des mécanismes de dégradation desHEMTs AlGaN/GaN est donné. Le projet ReAGaN est décrit et les différentes techniques decaractérisation utilisées durant les travaux de cette thèse sont présentées.Le troisième chapitre est divisé en quatre études de cas ; les trois premières sont dans lecadre du projet ReAGaN et la quatrième dans le cadre du projet Extreme GaN. Dans lapremière étude de cas, les mécanismes de conduction qui augmentent les courants de fuitesdes HEMTs AlGaN/GaN issus de la technologie GH50 ont été étudiés. La deuxième étude decas est dédiée à l’étude d’un effet parasite électrique qui apparait après un vieillissementaccéléré en température sur la caractéristique de la diode Schottky en polarisation directe.Dans la troisième étude de cas, l’influence de la variation de la fraction molaire des HEMTsAlGaN/GaN sur les paramètres électriques a été analysée. La dernière étude de cas consiste enla détermination des limites de fonctionnement et l’aire de sécurité de la technologie GH25d’UMS en réalisant les mesures des lieux de claquage en mode diode et en mode transistor. / This thesis is in the framework of two projects: ReAGaN and Extreme GaN withindustrials (UMS, Serma Technologies, Thales TRT) and academics (LEPMI, LAAS andUniversity of Bristol).The studied AlGaN/GaN HEMTs are provided by the society United MonolithicSemiconductors (UMS) from the GH50 and GH25 GaN processes that were qualified duringthis thesis. Many devices were submitted to high temperature accelerated life tests by UMSand characterized at IMS laboratory to study the parasitic effects and degradationsmechanisms that are limiting the electrical reliability of GaN based HEMTs technology.The first chapter gives an overview of the basics of GaN based high electron mobilitytransistors (HEMTs). Gallium Nitride material features are reviewed as well as substratessuited for GaN based devices. GaN market in Europe and the main industrial actors are listed.Furthermore, the structure and operation of GaN based HEMTs are described. In the last part,the two UMS GaN processes are described.The second chapter presents the life tests that are used for reliability studies. State of theart of parasitic effects and degradation mechanisms of AlGaN/GaN HEMTs is given.Furthermore, the ReAGaN project in which the main part of this thesis is involved isdescribed. The electrical characterization techniques used at IMS during this thesis arepresented.The third chapter is divided into four case studies; three case studies are in theframework of ReAGaN project and the fourth one in the Extreme GaN project. In the firstcase study, we investigate the conduction mechanisms inducing the leakage current inAlGaN/GaN HEMTs issued from GH50 process. The second case study is dedicated to thestudy of an electrical parasitic effect that appears on the Schottky diode forward characteristicafter temperature accelerated life tests. In the third case study, we study the influence of Almole fraction on the DC electrical parameters of AlGaN/GaN HEMTs. The last case studyconsists in the determination of the limits and safe operating area (SOA) of UMS GH25 GaNHEMTs by carrying out the two and three terminal breakdown voltages measurements.

The invention of the atomic force microscope (AFM) revolutionized the scientific world by providing researchers with the ability to make topographical maps of both conducting and non-conducting surfaces with nanometer resolution. As an alternative to optical AFM methods, thermal cantilevers have been investigated as a method to measure topography. This study reports the fabrication and testing of heated AFM cantilevers. This study transfers a fabrication process first developed at Stanford University to the Georgia Institute of Technology micro-fabrication facility and fabricates six different heated AFM cantilever designs. Selective impurity doping of a silicon cantilever allows it to become electrically conductive with a resistive element near the cantilever free end. Voltage applied across the cantilever legs induces current flow through the cantilever that generates heat in the resistive element. A deep understanding of the operational behavior and limits of the AFM cantilever is required to use the cantilever as an experimental tool. Characterization experiments determined the cantilever electrical resistance and temperature response. Experiments were conducted that electrically test heated AFM cantilevers at various system input voltages. Electrical and thermal responses of these cantilevers were compared against a theoretical model. The model utilizes heat transfer fundamentals and links the thermal response to the cantilever temperature-dependent electrical characteristics. Results of this study show that the fabricated heated AFM cantilevers have a tip with a radius of curvature as small as 20nm. Cantilever temperatures can exceed 700㠩n short pulses and, because the resistive heating element is also a temperature sensor, calibration of the cantilever temperature response is possible to within 1㮍

L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

In this study, InSe single crystals were grown from the melt using conventional Bridgman-Stockbarger system. The grown crystals were implanted by N-ions to investigate the doping effect. the stoichiometry and the structural features were examined by scanning electron microscope and X-ray diffraction method, respectively. We have observed that the ingot was stoichiometric and the structure was hexagonal. Temperature dependent conductivity and Hall effect measurements were carried out to investigate the electrical properties of as-grown, as-implanted and annealed samples within the temperature range of 80-400 K. To investigate the annealing effect on both the absorption and photoluminescence (PL) spectra, absorption and PL measurements were performed at room temperature. N-implantation reduced the resistivity order from 103 to 101 (&amp / #937 / -cm). We have used temperature dependent conductivity and Hall effect measurements to analyze the dominant scattering mechanisms. Hall measurements showed that all the samples had n-type conduction. Absorption measurements showed that InSe had direct band gap. It was observed that annealing had almost no effect an both room temperature absorption and PL spectra of the samples.

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No. of bitstreams: 1 martins_de_me_rcla.pdf: 2264546 bytes, checksum: c6a41db1fcf4e53fca66f918fed76ebf (MD5) Previous issue date: 2018-01-04 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Este trabalho apresenta o estudo das propriedades elétricas de filmes finos de óxidos condutores transparentes (TCOs) obtidos por spray-pirólise. A fabricação de filmes finos de TCOs depositados por sputtering ou laser pulsado (PLD) é atraente para aplicações optoeletrônicas devido à alta condutividade elétrica e transmitância na faixa do visível, porém a dificuldade em cobrir grandes áreas é um fator limitante para o aumento da escala de produção. Por outro lado, a utilização de soluções de precursores orgânicos permite o uso de métodos de deposição relativamente simples (por exemplo, spin coating, spray, roll-to-roll, dentre outros) que permitem a cobertura de áreas extremamente grandes. Particularmente, o processo de spray-pirólise é um método de deposição simples, versátil, eficiente e de baixo custo que tem vários parâmetros de fabricação que podem ser variados para alcançar um desempenho ótimo do dispositivo. Desenvolvemos um sistema de deposição de spray-pirólise totalmente automatizado utilizando soluções aquosas de precursores de TCOs para obter filmes homogêneos, que foram avaliados para aplicação em dispositivos semicondutores através do desempenho elétrico quantificado pela técnica de caracterização elétrica d.c. corrente-tensão (I-V). Para determinar os melhores parâmetros de fabricação, variou-se a temperatura dos substratos (vidro de borosilicato) durante a deposição de 250 ºC a 400 ºC, o número de camadas depositadas (1 a 5), o tempo de deposição (de 5 a 150 s), diferentes pressões do ar comprimido utilizado no aerógrafo (0,7 a 2 bar), a concentração da solução (de 0,5 % a 3 % em massa) e a razão molar Al:Zn (de 5 % a 30 %), para os filmes de AZO. Utilizaram-se eletrodos de alumínio evaporados a vácuo com diferentes razões de aspecto (1/18, 2/9, 5/13, 5/9 e 8/9) para determinar a resistência de folha sobre toda a área do filme. Para determinar a condutividade elétrica dos filmes foi necessário fazer análise de microscopia de forca atômica (AFM) para descobrir a espessura dos filmes. A análise termogravimétrica (TGA) e a análise por infravermelha (FTIR) foram também utilizadas para verificar a formação da fase de óxido metálico dos compostos e a análise de difração de raio-X (XRD) foi utilizada para identificar qual a estrutura formada nos filmes / This work presents the study of the electrical properties of thin films of transparent conductors oxides (TCOs) obtained by spray-pyrolysis deposition. The fabrication of thin films of TCOs by RF sputtering or pulsed-laser deposition (PLD) is attractive for optoelectronic applications due the high electric conductivity and transmittance in the visible spectrum range. However the difficulty to cover extra-large areas is a limiting factor for upscaling production. On the other hand, the use of organic precursor solutions allow the use of relatively simple deposition methods (e.g. spin-coating, spray, roll-to-roll) that enable the coverage of very large areas. Particularly, spray-pyrolysis is a simple, versatile, efficient and of low cost deposition method wich has several manufacturing parameters that can be varied to achieve optimal device performance. We developed a fully automated spray-pyrolysis deposition system using aqueous solutions of TCOs precursors to obtain very homogeneous films, wich were evaluated for application to semiconductor devices by d.c. current-voltage (I-V) analysis. To determine the optimum manufacturing parameters, we varied the temperature of the substrates (borosilicate glass) during the deposition from 250 ºC to 400 ºC, the number of deposited layers (from 1 to 5), the deposition time of each layer (from 5 to 150 s), different network pressures (0,7 and 2 bar), the solution concentration (from 0,5 % to 30 % w/w) and the Al:Zn molar ration (from 5 % to 30 %), for AZO fims. Thermally vacuum evaporated aluminum electrodes with different aspect ratios (1/18, 2/9, 5/13, 5/9 and 8/9) were used to determine the sheet resistance over the whole film area. To determine the electrical conductivity of the films it was necessary to perform atomic force microscopy analysis (AFM) to discover the thickness of the films. Thermogravimetric analysis (TGA) and infrared analysis (FTIR) were also used to verify the formation of the metal oxide phase of the compounds and the X-ray diffraction analysis (XRD) was used to identify which structure formed in the films. / CAPES: 1633460.

L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.