Made available in DSpace on 2014-06-12T15:58:53Z (GMT). No. of bitstreams: 2 arquivo4740_1.pdf: 972655 bytes, checksum: 7ae990cf1dcf9b92e93dd21944e279a3 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2003 / Este trabalho apresenta uma proposta de desenvolvimento de um Sistema Programável para Aulas práticas de Física, denominado SPAF. Esta plataforma, baseada em componentes programáveis e reconfiguráveis, propõe uma metodologia para aquisição, tratamento e apresentação de dados experimentais em aulas práticas de Física. Pesquisas têm demonstrado que o uso de Sistemas Computacionais como ferramenta, através da reprodução e/ou simulação de fenômenos, tem facilitado enormemente o aprendizado dos alunos e, assim, contribuido para o ensino de Física. No entanto, tais sistemas, na sua maioria, podem representar um alto custo de implementação, além de limitações quanto à conexão de novas interfaces. Este projeto propõe o uso de uma plataforma reconfigurável de baixo custo e o desenvolvimento de uma metodologia para execução de experimentos da Física. A arquitetura proposta é baseada na plataforma de prototipação rápida Chameleon, desenvolvida no Centro de Informática UFPE. Esta plataforma, dedicada ao desenvolvimento de projetos integrados de hardware e software, é composta de um microcontrolador, um dispositivo reconfigurável FPGA (Field Programmable Gate Array), memórias, interfaces e cores (biblioteca de componentes de software e hardware) customizados de acordo com os diferentes experimentos do usuário. Este sistema utiliza recursos de um sistema reconfigurável, baseado em componentes de hardware reconfiguráveis (FPGAs) que preenchem o espaço existente entre componentes de hardware e software, permitindo que aplicações de baixa velocidade e interfaces de alta velocidade possam ser facilmente implementadas em diferentes padrões em uma mesma plataforma. Arquiteturas reconfiguráveis têm sido desenvolvidas e aplicadas em uma série de áreas de ensino e pesquisa, além de produtos e processamento de imagens, biotecnologia e controle, entre outros. Estes dispositivos têm a capacidade de implementar novas funções de hardware, executar novas operações de forma mais eficiente que os processadores de uso geral, alterar sua arquitetura interna e de I/O (input/output), de acordo com novas necessidadessem alteração dos componentes de hardware, inclusive em tempo de execução. Assim, levando-se em conta o baixo custo de microcontroladores e da flexibilidade dos dispositivos FPGAs, torna-se possível, a partir de uma única plataforma a geração rápida de protótipos de sistemas digitais em tempo reduzido e um fácil interfaceamento com diferentes tipos de dispositivos, barramentos, etc. de acordo com o novo experimento do usuário

Made available in DSpace on 2014-06-12T15:59:56Z (GMT). No. of bitstreams: 2 arquivo5807_1.pdf: 6535979 bytes, checksum: f0b7d3e91a58a935a96a4b9790f84fab (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2011 / Este trabalho apresenta a definição de uma arquitetura, baseada em FPGA, para implementação de Redes Neurais (RNAs) MLP. A arquitetura proposta foi projetada observando-se critérios limitantes como grande quantidade de entradas, redução do consumo de área, utilização de pinos, recursos de interconexão e compromisso entre área/desempenho. Um importante resultado é a utilização de log2m adicionadores para uma RNA com m entradas. Uma RNA cuja topologia é 256:10:10 atingiu um speed-up de 36x, comparado com uma implementação convencional em C rodado em um PC. Uma ferramenta de geração automática do código da RNA em linguagem HDL também foi desenvolvida

Made available in DSpace on 2014-06-12T16:01:18Z (GMT). No. of bitstreams: 2 arquivo7574_1.pdf: 3964838 bytes, checksum: 9d67d7eca014312def012c15ef291b50 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2011 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / O surgimento de novas gerações de FPGAs (Field Program Gate Array) de larga escala, com uma maior densidade de elementos lógicos e de memória interna, motivou a comunidade científica e a indústria a investir no desenvolvimento de plataformas reconfiguráveis de alto desempenho que utilizam FPGAs como co-processadores. Com os microprocessadores atuais atingindo seus limites de freqüência de operação e tendo o desempenho limitado pela baixa largura de banda no acesso a memória, os dispositivos lógicos programáveis, como os FPGAs, surgem como uma alternativa para o processamento de aplicações que requerem alto desempenho, uma vez que possuem uma grande quantidade de pinos que podem ser conectados a interfaces de memória externas além de possibilitar a exploração do paralelismo inerente das implementações em linguagens de descrição de hardware. Além do ganho de desempenho possível, os FPGAs dissipam uma quantidade potência bastante inferior comparada aos processadores de propósito geral produzindo uma relação desempenho por potência dissipada muito mais favorável quando comparado aos microprocessadores. Dentre as várias aplicações que exigem computação de alto desempenho a comunidade científica tem concentrado esforços para acelerar funções da biblioteca BLAS (Basic Linear Algebra Subprogram) que consiste em uma biblioteca open-source de operações básicas de álgebra linear. Uma das operações mais importantes desta biblioteca é multiplicação de matrizes que está presente em aplicações de diferentes áreas. Neste trabalho foi desenvolvida uma plataforma de alto de desempenho que utiliza um FPGA como co-processador para multiplicação de matrizes densas. A plataforma foi desenvolvida de forma a ser escalável podendo processar matrizes de diferentes tamanhos. Além disso, outra característica importante da plataforma é o fato de ter sido desenvolvida com o intuito de abstrair todos os detalhes de hardware para o usuário. O desempenho da plataforma foi comparado com implementações otimizadas do algoritmo de multiplicação de matrizes executando em um processador de propósito geral

Made available in DSpace on 2014-06-12T16:01:24Z (GMT). No. of bitstreams: 2 arquivo8463_1.pdf: 12319126 bytes, checksum: b5a8c52d8e0b6baad317795923ed8e8d (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2010 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / A exploração sísmica é uma técnica exploratória, que tem como objetivos localizar depósitos de minerais, hidrocarbonetos (ex: petróleo e gás natural), e sítios arqueológicos, capturando informações geológicas do ambiente que comporta estes elementos. A maioria das companhias de petróleo apoia‐se na interpretação sísmica para definir os lugares de exploração dos poços. Os métodos sísmicos utilizados na exploração sísmica têm como objetivo gerar uma imagem do terreno que se tem interesse. Esses métodos geralmente requerem sistemas com alto poder computacional, devido à quantidade massiva de dados e de computações necessária para a resolução dos mesmos. A Migração Reversa no Tempo (Reverse Time Migration ‐ RTM) é um método sísmico que resolve a equação de onda assumindo que seus campos de pressão podem se propagar da fonte de ondas sísmicas para os hidrofones, estágio denominado de modelagem, e dos hidrofones para a fonte de ondas sísmicas, o que é definido como migração. O RTM consegue gerar boas imagens em terrenos bastante complexos, porém seu custo computacional é bastante elevado. Sua utilização vem aumentando nos últimos anos, devido a grande melhora no desempenho das CPUs e o surgimento de ambientes de computação paralela, como clusters, GPU, e FPGA. Esta dissertação irá explorar a possibilidade de utilização de FPGAs para realizar a aceleração do problema de modelagem sísmica em 2D, primeiro passo computacional do método RTM. Para realizar essa exploração foi desenvolvida uma plataforma reconfigurável baseada em FPGA que utiliza uma plataforma da GiDEL, denominada PROCe‐III. O sistema a ser apresentado como proposta adota um modelo co‐design, tendo a unidade de software representada por uma CPU e, um FPGA, representando o componente de hardware, como um coprocessador

Este trabalho analisa a viabilidade de implementação de um sistema de compressão de vídeo em FPGAs com restrições de área e de recursos de roteamento, de modo a estudar as possibilidades oferecidas por pequenas áreas de lógica reconfigurável associadas a processadores clássicos. A técnica de eliminação de redundância espacial adotada é a Transformada Wavelet (WT), ao invés da já bastante explorada Transformada Cosseno (DCT). A arquitetura selecionada para efetuar a DWT é implementada no FPGA Xilinx XC6200, que apresenta características muito interessantes de reconfiguração rápida e dinâmica. Também foi desenvolvido um modelo estatístico dos erros de quantização associados à implementação da Transformada Waveletem aritmética de ponto fixo, auxiliando uma implementação em hardware mais eficiente em termos de área e desempenho. Algumas arquiteturas alternativas para a DWT são implementadas, para avaliação dos méritos de cada uma delas. Para permitir esta implementação, uma biblioteca de funções para processamento de sinais otimizada para o FPGA XC6200 também foi desenvolvida. Os resultados mostram que um sistema completo de compressão, utilizando os filtros propostos por Daubechies pode ser implementado utilizando o equivalente a 2500 portas lógicas e atinge taxas de compressão de aproximadamente 8 vezes sem perda significativa de qualidade em imagens monocromáticas de 256x256 pixels a 30 quadros por segundo / The purpose of this work is to study the problems associated with the implementation of a image compression system implemented with fine-grained FPGAs with scarce routing resources. The study intends to explore possibilities offered by small areas of reconfigurable logic coupled to classical processors. The image compression technique adopted was Discrete Wavelet Transform (DWT), instead the well-known Discrete Cosine Transform. The architecture was built in a Xilinx FPGA, the XC6200, a very interesting device due to its dynamic reconfigurable features. It was also developed a study about quantization errors in DWT processed with fixed point arithmetic. Some other DWT architectures are presented and the advantages are discussed. The implementation of these architectures led to the development of signal processing libraries optimized to XC6200. The implementation was made with only 2500 gates and showed that is possible to reach video rates. Frame sizes are 256x256 with 256 gray levels, and the compression rate is about 8 times

Architectural research for Field-Programmable Gate Arrays (FPGAs) tends to use an experimental approach. The benchmark circuits are used not only to compare different architectures, but also to ensure that the FPGA is sufficiently flexible to implement the desired variety of circuits. The most common benchmark circuits used for architectural research are circuits from the Microelectronics Center of North Carolina (MCNC). These circuits are small; they occupy less than 3% [5] of the largest available commercial FPGA. Moreover, these circuits are more representative of the glue logic circuits that were targets of early devices. This contrasts with the trend towards implementing Systems on Chip (SoCs) on FPGAs where several functional modules are integrated into a single circuit which is mapped onto one device. In this thesis, we develop a synthetic system-level circuit generator that connects pre-existing circuits in a realistic manner to build large netlists that share the characteristics of real SoC circuits. This generator is based on a survey of contemporary circuit designs from industrial and academic sources. We demonstrate that these system-level circuits scale well and that their post-routing characteristics match the results of large pre-existing benchmarks better than the results of circuits from previous synthetic generators. / Applied Science, Faculty of / Electrical and Computer Engineering, Department of / Graduate

Modern embedded systems such as cellphones or medical instrumentation use increasingly complex graph-ical interfaces. Currently there are no widely used open hardware solutions to accelerate embedded graphicalapplications. This thesis presents the ORSoC graphics accelerator (ORGFX), an open hardware graphics ac-celerator that can be used with programmable hardware. A standalone software implementation is providedto help for a quick development of accelerated applications.The accelerator is able to render 2D, 3D and vector graphics. The example implementation of theORGFX is integrated with the OpenRISC Reference Platform System on Chip version 2 (ORPSoCv2). Thenal implementation runs on a Xilinx FPGA at 50 MHz, and provides accelerated graphics output froman HDMI port. An extensive software driver and a set of utilities to ease development for the graphicsaccelerator are provided along with the hardware. The software implementation of the accelerator uses thesame API as the hardware drivers, making it possible to quickly develop applications for the acceleratorwithout access to a physical platform.The nal implementation trades performance against platform independence and generality. The com-ponent can be integrated with any CPU or memory chip and works alongside a custom display core thatrenders the output to an external screen. The software drivers can be run bare metal or modied to run onan operating system.All of the hardware and software developed in this project is provided as open source under the GNULesser General Public License (LGPL), and can be downloaded from www.opencores.com. The authorshope that future releases will be integrated as a standard component into the OpenRISC Reference PlatformSystem on Chip.

In this paper, the benefits and advantages of combining advanced embedded processing capabilities with an FPGA based approach within a Data Acquisition Unit (DAU) are discussed. The paper begins with a discussion of some of the services and functionality that such a system enables. Basic features such as system discovery, verification, configuration and upgrade are discussed in addition to other value added services such as continuous built in test (CBIT) and embedded real-time parameter quick-look. Finally, the paper discusses some advanced services that could be deployed to these systems such as emerging communication protocols, multimedia connectivity and discovery, and advanced Machine Learning based systems diagnostics.

The latest development in the measurement techniques has resulted in fast improvements in the instruments used for measurement of various electrical quantities. A common problem in such instruments is the automation of acquiring, retrieving and controlling the measurements by a computer or a laptop. In this study, nodal resistance measurement (NRM) system is developed to solve the above problem. The purpose of this study is to design and develop a compact electronic board, which measures electrical resistance, and a computer or a laptop controls the board. For the above purpose, surface nodal points are created on the surface of the sample electrically conductive material. The nodal points are connected to the compact electronic board and this board is connected to the computer. The user selects the nodal points, from the computer, between which the NRM system measures the electrical resistance and displays the measured quantity on the computer.

Este trabalho analisa a viabilidade de implementação de um sistema de compressão de vídeo em FPGAs com restrições de área e de recursos de roteamento, de modo a estudar as possibilidades oferecidas por pequenas áreas de lógica reconfigurável associadas a processadores clássicos. A técnica de eliminação de redundância espacial adotada é a Transformada Wavelet (WT), ao invés da já bastante explorada Transformada Cosseno (DCT). A arquitetura selecionada para efetuar a DWT é implementada no FPGA Xilinx XC6200, que apresenta características muito interessantes de reconfiguração rápida e dinâmica. Também foi desenvolvido um modelo estatístico dos erros de quantização associados à implementação da Transformada Waveletem aritmética de ponto fixo, auxiliando uma implementação em hardware mais eficiente em termos de área e desempenho. Algumas arquiteturas alternativas para a DWT são implementadas, para avaliação dos méritos de cada uma delas. Para permitir esta implementação, uma biblioteca de funções para processamento de sinais otimizada para o FPGA XC6200 também foi desenvolvida. Os resultados mostram que um sistema completo de compressão, utilizando os filtros propostos por Daubechies pode ser implementado utilizando o equivalente a 2500 portas lógicas e atinge taxas de compressão de aproximadamente 8 vezes sem perda significativa de qualidade em imagens monocromáticas de 256x256 pixels a 30 quadros por segundo / The purpose of this work is to study the problems associated with the implementation of a image compression system implemented with fine-grained FPGAs with scarce routing resources. The study intends to explore possibilities offered by small areas of reconfigurable logic coupled to classical processors. The image compression technique adopted was Discrete Wavelet Transform (DWT), instead the well-known Discrete Cosine Transform. The architecture was built in a Xilinx FPGA, the XC6200, a very interesting device due to its dynamic reconfigurable features. It was also developed a study about quantization errors in DWT processed with fixed point arithmetic. Some other DWT architectures are presented and the advantages are discussed. The implementation of these architectures led to the development of signal processing libraries optimized to XC6200. The implementation was made with only 2500 gates and showed that is possible to reach video rates. Frame sizes are 256x256 with 256 gray levels, and the compression rate is about 8 times