A medição fasorial sincronizada é utilizada hoje como forma de aprimorar a operação de um Sistema Elétrico de Potência (SEP), empregando unidades de medição fasorial estrategicamente localizadas e instaladas. Estas realizam a aquisição do sinal elétrico e posteriormente a estimação dos fasores de tensão e corrente sincronizados no tempo, os quais indicam o comportamento do SEP em uma localidade específica. Este trabalho multidisciplinar propõe a análise e implementação de um método computacional evolutivo, o Algoritmo Genético Compacto Multiobjetivo (AGCM) aplicado ao problema de medição fasorial, amplamente utilizado por exemplo, no monitoramento de um SEP, comportando-se assim como uma unidade medidora de fasor, ou Phasor Measurement Unit (PMU). O AGCM aqui apresentado tem como principal característica a análise multiobjetiva do problema. Pelo fato de todo SEP ser trifásico, é proposto esta nova abordagem, onde é considerando para a estimação fasorial as três fases de forma conjunta, e não mais estimadas independentemente. Assim o AGCM proposto considera em seu mapeamento genético dos indivíduos, as características do sinais das três fases, diferentemente da abordagem mono-objetivo, onde cada fase do SEP é modelada sobre um indivíduo diferente. Posteriormente para garantir a eficácia do método evolutivo quando em operação em um cenário de tempo real, é proposto uma plataforma de aquisição de dados e processamento, inspirada em trabalhos anteriormente desenvolvidos, permitindo a integração de todos os módulos que formarão um PMU para análise fasorial em tempo real. Aqui um sistema de Global Positioning System (GPS) existente é proposto como forma de sincronismo entre os PMUs, sincronizando uma gama de equipamentos em um única referência de tempo, com a precisão necessária. Para auxiliar na integração dos módulos necessários, uma biblioteca de funções desenvolvida no LSEE será expandida permitindo a execução do método evolutivo diretamente em uma interface Field Programmable Gate Array (FPGA) a qual atuará como um coprocessador genético da plataforma de tempo real. Os resultados aqui apresentados foram obtidos seguindo especificações normativas, através de sinais gerados sinteticamente, e também utilizando o Alternative Transient Program (ATP), permitindo assim ensaios mais realísticos para a validação dos métodos evolutivos. / The synchronized phasor measurement is used today as a way to enhance the operation of an Electric Power System (EPS), using phasor measurement units strategically located and installed. They perform the acquisition of the electrical signal and then, the estimation of the voltage and current phasors, synchronized in time, which indicates the SEPs behavior in a specific location. This multidisciplinary work proposes the analysis and implementation of an evolutionary computing method, the Multibjective Compact Genetic Algorithm (MCGA) applied to the phasor estimation method used in EPS, known as an Phasor Measurement Units (PMUs). The MCGA presented here has as a main characteristic the multiobjective analysis of the problem. Because all EPSs have three phases, this new approach is proposed , which is considering the phasor estimation for the three phases together, instead of doing it for each phase independently.Thus the proposed MCGA includes in its genetic mapping of individuals, the characteristics of the signals of the three phases, unlike the monoobjective where each phase of the Electric Power System (EPS) is modeled using a different individual. In order to ensure the effectiveness of the evolutionary method when operating in a real time scenario, a platform for data acquisition and processing is proposed, inspired by previous work, allowing the integration of all the modules that composes a PMU for real-time phasor analysis. A Global Positioning System (GPS) is proposed as a way to synchronize different PMUs, integrating pieces of equipment in a single time reference, with the precision required. In order to assist in the integration of the required modules, a library of functions developed in the Laboratory of Electric Power Systems will be expanded allowing the execution of the evolutionary method directly on a Field Programmable Gate Array (FPGA) interface, which will act as a genetic co-processor of a real-time platform. The results presented here were obtained following normative specifications, through signals generated synthetically, and also using the Alternative Transient Program (ATP), allowing more realistic tests to validate the evolutionary methods.

Este projeto apresenta uma metodologia aplicada à análise da viabilidade de se otimizar código fonte C para o processador embarcado Nios II. Esta metodologia utiliza ferramentas de análise de código que traçam o perfil da aplicação, identificando suas partes críticas em relação ao tempo de execução, as quais são o gprof e o performance counter. Para otimizar o código para o processador Nios II, são utilizadas tanto instruções customizadas quanto uma ferramenta automática de aceleração de código, o compilador C2H. Como casos de estudo, foram escolhidos três algoritmos devido à sua importância no campo da robótica móvel, sendo eles o gaxpy, o EKF e o SIFT. A partir da aplicação da metodologia para se otimizar cada um dos casos, foi comparada a eficiência tanto das ferramentas de análise de código, quanto das ferramentas de otimização, bem como a validade da metodologia proposta / This project presents a methodology applied to analyze the viability of C source code optimization for the Nios II embedded processor. This methodology utilizes the gprof and performance counter source code analysis tools to profile the source code of an application, and identify its critical time consuming parts. The optimization of C source code for the Nios II processor was performed using custom instructions and an automatic source code acceleration tool, the C2H compiler. Three algorithms were chosen as study cases, based on their importance to mobile robotics. Those were the gaxpy, EKF and SIFT algorithms. After applying the presented methodology to optimize each study case, efficiency comparisons were made between the source code analysis tools, as well between the optimization tools, in order to validate the presented methodology

Peixes elétricos de campo fraco comunicam-se por meio de descargas elétricas de forma de onda estereotipada, variando somente o intervalo entre pulsos de acordo com a informação a ser transmitida. Esse mecanismo de codificação é similar ao encontrado em diversos circuitos de neurônios conhecidos, o que torna esses animais excelentes modelos para o estudo de sistemas de comunicação naturais, permitindo experimentos que envolvem tanto aspectos comportamentais como neuroetológicos. É um desafio realizar análises de dados coletados de mais de um peixe nadando livremente, pois os padrões de descargas de órgão elétrico (DOE) dependem da posição dos animais e de suas orientações com relação aos eletrodos de medida. Contudo, como cada peixe emite uma forma de onda de DOE característica, ferramentas computacionais podem ser empregadas para associar cada DOE ao respectivo peixe. Neste trabalho, descrevemos um método computacional capaz de reconhecer DOEs de pares de peixes usando vetores de características normalizados, obtidos aplicando a transformada de Fourier e a transformada complexa de dupla árvore de pacote wavelet. Empregamos máquinas de vetores de suporte como classificadores, e um algoritmo de regra de continuidade permite resolver problemas causados por DOEs sobrepostas e saturação de sinais. Procedimentos de validação com Gymnotus sp. mostraram que as DOEs podem ser atribuídas corretamente a cada peixe com apenas dois erros por milhão de descargas. Para permitir que esse processo de discriminação ocorra em tempo real, implementamos uma arquitetura de hardware dedicada e maciçamente paralela em um field programmable gate array (FPGA) para executar a etapa de maior esforço computacional do algoritmo de discriminação. Como resultado, obtivemos um sistema híbrido de hardware e software de tempo real que foi capaz de atender a um requisito de latência máxima de 1 ms, o que permite mimetizar o tempo de resposta de importantes sistemas sensoriais elétricos de Gymnotus sp. Com o auxílio de nossa instrumentação, diversos experimentos com realimentação poderão ser propostos, permitindo que um modelo computacional interaja com dois peixes em uma preparação in vivo naturalística. / Pulse-type weakly electric fishes communicate through electrical discharges with a stereotyped waveform, varying solely the interval between pulses according to the information being transmitted. This simple codification mechanism is similar to the one found in various known neuronal circuits, which renders these animals as good models for the study of natural communication systems, allowing experiments involving behavioral and neuroethological aspects. Performing analysis of data collected from more than one freely swimming fish is a challenge since the detected electric organ discharge (EOD) patterns are dependent on each animal´s position and orientation relative to the electrodes. However, since each fish emits a characteristic EOD waveform, computational tools can be employed to match each EOD to the respective fish. In this work we describe a computational method able to recognize fish EODs from dyads using normalized feature vectors obtained by applying Fourier and dual-tree complex wavelet packet transforms. We employ support vector machines as classifiers, and a continuity constraint algorithm allows us to solve issues caused by overlapping EODs and signal saturation. Validation procedures with Gymnotus sp. showed that EODs can be assigned correctly to each fish with only two errors per million discharges. In order to allow this discrimination process to occur in real-time, we implemented a massively parallel application-specific hardware architecture in a field programmable gate array (FPGA) to run the discrimination algorithm step whose computational effort is the highest among the others. As a result, we obtained a hardware and real-time software co-design that was able to meet a maximum latency requirement of 1 ms, allowing it to mimic the response time of major electrical sensory systems of Gymnotus sp. Our instrumentation will enable the proposal of several novel experiments with closed-loop feedback, allowing a computer model to interact with two fish in a naturalistic in vivo preparation.

A reconfiguração de redes é uma técnica utilizada para alterar topologias de redes por meio da mudança dos estados das chaves normalmente aberta e normalmente fechada. Essa técnica é muito utilizada para tratar problemas relacionados ao excesso de perdas ôhmicas em uma rede elétrica. Tais perdas representam um custo considerável no faturamento das empresas distribuidoras. O problema de redução de perdas via reconfiguração de redes pode ser modelado como um problema de otimização combinatória, em que se deve determinar a combinação de estados de chaves que correspondem a configuração radial da rede com menor nível de perdas. De modo a lidar com esse problema por reconfiguração da redes, diversas técnicas computacionais têm sido propostas. Dentre essas técnicas, estruturas de dados eficientes, como a Representação nó-profundidade (RNP), viabilizam a modelagem radial dos sistemas de distribuição (SDs) e o uso combinado com métodos de otimização possibilitam uma redução do espaço de busca de soluções consequentemente pode-se obter melhores soluções. Para otimizar a capacidade de processamento, este trabalho propõe tratar o problema de redução de perdas em SDs via reconfiguração de redes em aceleradores de hardware utilizando da arquitetura de hardware paralelizada em FPGA baseada na RNP (HP-RNP) proposta em (GOIS, 2011). Assim, um problema combinatório é tratado em aceleradoras de hardware reduzindo significativamente o custo computacional devido ao alto grau de paralelismo no processo de busca por soluções. Nesse sentido, foi proposto neste trabalho a extensão da HP-RNP, a partir de modificações no barramento de comunicação da arquitetura original para o envio e recebimentos dos dados que representam os SDs de forma mais eficiente. Além disso, o problema de redução de perdas por reconfiguração de redes foi mapeado em um problema de floresta geradora mínima com restrição de grau (dc-MSFP), a partir de uma aproximação que faz uso de uma heurística de pesos, em que informações relacionadas com grandezas elétricas e características topológicas da rede são transformadas em pesos. A partir da extensão da HP-RNP e do mapeamento do problema em um dc-MSFP, foi possível obter soluções de qualidade (próximas da ótima) em tempo significativamente reduzido quando comparado às outras abordagens. / Network reconfiguration is a technique used to change network topologies by changing the normally open and normally closed switches states. This technique is widely used to problems related to the excess of ohmic losses in distribution companies. Such losses represent a considerable cost in the distribution companies. The problem of network reconfiguration can be modeled as a combinatorial optimization problem, in which the combination of switches states that represent the configuration of the network with the lowest level of losses must be determined. To deal with these problems by network reconfiguration, several computational techniques have been proposed. Among these techniques, efficient data structures, such as the Node-Depth Encoding (NDE), enable the radial modeling of the distribution systems and the combined use of the NDE with optimization methods allow the reduction of the search space of the solutions. In order to optimize the processing capacity, this work proposes to deal with the loss minimization problem in Distribution Systems (DSs) by network reconfiguration using the Hardware Parallelized NDE (HP-NDE) proposed in (GOIS, 2011) to accelerate the network reconfiguration. Thus, a combinatorial problem is addressed in hardware accelerators, reducing significantly the computational cost due to the high degree of the parallelism in the process of search of the solution search. In this context, it was proposed the extension of the HP-NDE, from modifications in the communication bus of the original HP-NDE to send and receive more efficiently the data that represent the DSs. Moreover, the problem of loss reduction was mapped in a minimum spanning forest problem with degree constraint (dc-MSFP), by using an approximation that use a weights heuristic based on the information of the electrical magnitudes and topological characteristics of the network. From the extension of the HP-RNP and the mapping of the problem in a dc-MSFP, it was possible to obtain solutions of the good quality (close to optimal) in a time significantly reduced when compared to the other approaches.

Dentro do cenário de projeto de circuitos elétricos orientados para o processamento de redes neurais artificiais, este trabalho se concentra no estudo da implementação de Mapas Auto-organizáveis (SOM, do inglês, Self-Organizing Maps) em chips FPGA. A pesquisa aqui realizada busca, fundamentalmente, responder à seguinte pergunta: como devem ser projetadas as arquiteturas computacionais de cada etapa de processamento do SOM para serem adequadamente executadas em FPGA? De forma mais detalhada, o trabalho investiga as possibilidades que diferentes circuitos de computação do SOM oferecem em relação à velocidade de processamento, ao consumo de recursos do FPGA e à consistência com o formalismo teórico que fundamenta esse modelo de rede neural. Tal objetivo de pesquisa é motivado por possibilitar o desenvolvimento de sistemas de processamento neural que exibam as características positivas típicas de implementações diretas em hardware, como o processamento embarcado e a aceleração computacional. CONTRIBUIÇÕES PRINCIPAIS No decorrer da investigação de tais questões, o presente trabalho gerou contribuições com diferentes graus de impacto. A contribuição mais essencial do ponto de vista de estruturação do restante da pesquisa é a fundamentação teórica das propriedades de computação do SOM em hardware. Tal fundamentação é importante pois permitiu a construção dos alicerces necessários para o estudo das diferentes arquiteturas de circuitos exploradas neste trabalho, de forma que estas permanecessem consistentes com as premissas teóricas que certificam o modelo de computação neural estudado. Outra contribuição avaliada como de grande impacto, e que se consolida como um objeto gerado pela pesquisa, é a proposta de um circuito processador para SOM em FPGA que possui o estado-da-arte em velocidade de computação, medido em CUPS (Connections Updated Per Second). Tal processador permite atingir 52,67 GCUPS, durante a fase de treinamento do SOM, um ganho de aproximadamente 100% em relação aos trabalhos publicados na literatura. A aceleração possibilitada pela exploração de processamentos paralelos em FPGA, desenvolvida neste trabalho, é de três a quatro ordens de grandeza em relação a execuções em software do SOM com a mesma configuração. A última contribuição considerada como de grande impacto é a caracterização da execução do SOM em FPGA. Tal avaliação se faz necessária porque os processos de computação dos modelos neurais em hardware, embora semelhantes, não são necessariamente idênticos aos mesmos processos executados em software. Desta forma, a contribuição deste ponto de pesquisa pode ser entendida como a análise do impacto das mudanças implementadas na computação do SOM em FPGA em relação à execução tradicional do algoritmo, feita pela avaliação dos resultados produzidos pela rede neural por medidas de erros topográficos e de quantização. Este trabalho também gerou contribuições consideradas como de médio impacto, que podem ser divididas em dois grupos: aplicações práticas e aportes teóricos. A primeira contribuição de origem prática é a investigação de trabalhos publicados na literatura envolvendo SOM cujas aplicações podem ser viabilizadas por implementações em hardware. Os trabalhos localizados nesse levantamento foram organizados em diferentes categorias, conforme a área de pesquisa - como, por exemplo, Indústria, Robótica e Medicina - e, em geral, eles utilizam o SOM em aplicações que possuem requisitos de velocidade computacional ou embarque do processamento, portanto, a continuidade de seus desenvolvimentos é beneficiada pela execução direta em hardware. As outras duas contribuições de médio impacto de origem prática são as aplicações que serviram como plataforma de teste dos circuitos desenvolvidos para a implementação do SOM. A primeira aplicação pertence à área de telecomunicações e objetiva a identificação de símbolos transmitidos por 16-QAM ou 64-QAM. Estas duas técnicas de modulação são empregadas em diversas aplicações com requisitos de mobilidade - como telefonia celular, TV digital em dispositivos portáteis e Wi-Fi - e o SOM é utilizado para identificar sinais QAM recepcionados com ruídos e distorções. Esta aplicação gerou a publicação de um artigo na revista da Springer, Neural Computing and Applications: Sousa; Pires e Del-Moral-Hernandez (2017). A segunda aplicação pertence à área de processamento de imagem e visa reconhecer ações humanas capturadas por câmeras de vídeo. O processamento autônomo de imagens executado por chips FPGA junto às câmeras de vídeo pode ser empregado em diferentes utilizações, como, por exemplo, sistemas de vigilância automática ou assistência remota em locais públicos. Esta segunda aplicação também é caracterizada por demandar arquiteturas computacionais de alto desempenho. Todas as contribuições teóricas deste trabalho avaliadas como de médio impacto estão relacionadas ao estudo das características de arquiteturas de hardware para computação do modelo SOM. A primeira destas é a proposta de uma função de vizinhança do SOM baseada em FPGA. O objetivo de tal proposta é desenvolver uma expressão computacional para ser executada no chip que constitua uma alternativa eficiente tanto à função gaussiana, tradicionalmente empregada no processo de treinamento do SOM, quanto à função retangular, utilizada de forma rudimentar nas primeiras pesquisas publicadas sobre a implementação do SOM em FPGA. A segunda destas contribuições é a descrição detalhada dos componentes básicos e dos blocos computacionais utilizados nas diferentes etapas de execução do SOM em FPGA. A apresentação dos detalhes da arquitetura de processamento, incluindo seus circuitos internos e a função computada por cada um de seus blocos, permite que trabalhos futuros utilizem os desenvolvimentos realizados nesta pesquisa. Esta descrição detalhada e funcional foi aceita para publicação no IEEE World Congress on Computational Intelligence (WCCI 2018): Sousa et al. (2018). A terceira contribuição teórica de médio impacto é a elaboração de um modelo distribuído de execução do SOM em FPGA sem o uso de uma unidade central de controle. Tal modelo permite a execução das fases de aprendizado e operação da rede neural em hardware de forma distribuída, a qual alcança um comportamento global de auto-organização dos neurônios apenas pela troca local de dados entre elementos de processamento vizinhos. A descrição do modelo distribuído, em conjunto com sua caracterização, está publicada em um artigo no International Joint Conference on Neural Networks do IEEE (IJCNN 2017): Sousa e Del-Moral-Hernandez (2017a). A última contribuição deste grupo de aporte teórico é a comparação entre diferentes modelos de execução do SOM em FPGA. A comparação tem a função de avaliar e contrastar três diferentes possibilidades de implementação do SOM: o modelo distribuído, o modelo centralizado e o modelo híbrido. Os testes realizados e os resultados obtidos estão publicados em um trabalho no International Symposium on Circuits and Systems do IEEE (ISCAS 2017): Sousa e Del-Moral-Hernandez (2017b). Finalmente, apresentam-se a seguir as contribuições avaliadas como de menor impacto, em comparação com as contribuições já descritas, ou ainda incipientes (e que possibilitam continuidades da pesquisa em trabalhos futuros), sendo relacionadas a seguir como contribuições complementares: * Pesquisa de literatura científica sobre o estado-da-arte da área da Engenharia de Sistemas Neurais Artificiais. * Identificação de grupos internacionais de pesquisa de execução do SOM em hardware, os quais foram reconhecidos por publicarem regularmente seus estudos sobre diferentes tipos de implementações e categorias de circuitos computacionais. * Enumeração das justificativas e motivações mais frequentes na literatura para o processamento de sistemas neurais de computação em hardware. * Comparação e contraste das características de microprocessadores, GPUs, FPGAs e ASICs (tais como, custo médio do componente, paralelismo computacional oferecido e consumo típico de energia) para contextualização do tipo de aplicações que a escolha pela pesquisa com o dispositivo FPGA possibilita. * Levantamento das propriedades de computação do SOM em hardware mais frequentemente utilizadas nas pesquisas publicadas na literatura, tais como, quantidade de bits usados nos cálculos, tipo de representação de dados e arquitetura típica dos circuitos de execução das diferentes etapas de processamento do SOM. * Comparação do consumo de área do FPGA e da velocidade de processamento entre a execução da função de vizinhança tradicional gaussiana e a função de vizinhança proposta neste trabalho (com resultados obtidos de aproximadamente 4 vezes menos área do chip e 5 vezes mais velocidade de operação). * Caracterização do aumento dos recursos consumidos no chip e da velocidade de operação do sistema, em relação à implementação do SOM com diferentes complexidades (quantidade de estágios decrescentes do fator de aprendizado e da abertura da função de vizinhança) e comparação destas propriedades da arquitetura proposta em relação aos valores publicados na literatura. * Proposta de uma nova métrica para caracterização do erro topográfico na configuração final do SOM após o treinamento. / In the context of design electrical circuits for processing artificial neural networks, this work focuses on the study of Self-Organizing Maps (SOM) executed on FPGA chips. The work attempts to answer the following question: how should the computational architecture be designed to efficiently implement in FPGA each one of the SOM processing steps? More specifically, this thesis investigates the distinct possibilities that different SOM computing architectures offer, regarding the processing speed, the consumption of FPGA resources and the consistency to the theory that underlies this neural network model. The motivation of the present work is enabling the development of neural processing systems that exhibit the positive features typically associate to hardware implementations, such as, embedded processing and computational acceleration. MAIN CONTRIBUITIONS In the course of the investigation, the present work generated contributions with different degrees of impact. The most essential contribution from the point of view of structuring the research process is the theoretical basis of the hardware-oriented SOM properties. This is important because it allowed the construction of the foundations for the study of different circuit architectures, so that the developments remained consistent with the theory that underpins the neural computing model. Another major contribution is the proposal of a processor circuit for implementing SOM in FPGA, which is the state-of-the-art in computational speed measured in CUPS (Connections Updated Per Second). This processor allows achieving 52.67 GCUPS, during the training phase of the SOM, which means a gain of 100%, approximately, in relation to other published works. The acceleration enabled by the FPGA parallel processing developed in this work reaches three to four orders of magnitude compared with software implementations of the SOM with the same configuration. The highlights made in the text indicate pieces of writing that synthesize the idea presented. The last main contribution of the work is the characterization of the FPGA-based SOM. This evaluation is important because, although similar, the computing processes of neural models in hardware are not necessarily identical to the same processes implemented in software. Hence, this contribution can be described as the analysis of the impact of the implemented changes, regarding the FPGA-based SOM compared to traditional algorithms. The comparison was performed evaluating the measures of topographic and quantization errors for the outputs produced by both implementations. This work also generated medium impact contributions, which can be divided into two groups: empirical and theoretical. The first empirical contribution is the survey of SOM applications which can be made possible by hardware implementations. The papers presented in this survey are classified according to their research area - such as Industry, Robotics and Medicine - and, in general, they use SOM in applications that require computational speed or embedded processing. Therefore, the continuity of their developments is benefited by direct hardware implementations of the neural network. The other two empirical contributions are the applications employed for testing the circuits developed. The first application is related to the reception of telecommunications signals and aims to identify 16-QAM and 64-QAM symbols. These two modulation techniques are used in a variety of applications with mobility requirements, such as cell phones, digital TV on portable devices and Wi-Fi. The SOM is used to identify QAM distorted signals received with noise. This research work was published in the Springer Journal on Neural Computing and Applications: Sousa; Pires e Del-Moral-Hernandez (2017). The second is an image processing application and it aims to recognize human actions captured by video cameras. Autonomous image processing performed by FPGA chips inside video cameras can be used in different scenarios, such as automatic surveillance systems or remote assistance in public areas. This second application is also characterized by demanding high performance from the computing architectures. All the theoretical contributions with medium impact are related to the study of the properties of hardware circuits for implementing the SOM model. The first of these is the proposal of an FPGA-based neighborhood function. The aim of the proposal is to develop a computational function to be implemented on chip that enables an efficient alternative to both: the Gaussian function (traditionally employed in the SOM training process) and the rectangular function (used rudimentary in the first published works on hardware-based SOMs). The second of those contributions is the detailed description of the basic components and blocks used to compute the different steps of the SOM algorithm in hardware. The description of the processing architecture includes its internal circuits and computed functions, allowing the future works to use the architecture proposed. This detailed and functional description was accepted for publication in the IEEE World Congress on Computational Intelligence (WCCI 2018): Sousa et al. (2018). The development of an FPGA distributed implementation model for the SOM composes the third of those contributions. Such a model allows an execution of the neural network learning and operational phases without the use of a central control unit. The proposal achieves a global self-organizing behavior only by using local data exchanges among the neighboring processing elements. The description and characterization of the distributed model are published in a paper in the IEEE International Joint Conference on Neural Networks (IJCNN 2017): Sousa e Del-Moral-Hernandez (2017a). The last contribution of this group is the comparison between different FPGA architectures for implementing the SOM. This comparison has the function of evaluating and contrasting three different SOM architectures: the distributed model, the centralized model and the hybrid model. The tests performed and the results obtained are published in an article in the IEEE International Symposium on Circuits and Systems (ISCAS 2017): Sousa e Del-Moral-Hernandez (2017b). Finally, the contributions assessed as having a minor impact, compared to contributions already described, or still incipient (and which allow the continuity of the research in possible future works), are presented as complementary contributions: * Research in the scientific literature on the state-of-the-art works in the field of Artificial Neural Systems Engineering. * Identification of the international research groups on hardware-based SOM, which were recognized for regularly publishing their studies on different types of implementations and categories of computational circuits. * Enumeration of the justifications and motivations often mentioned in works on hardware developments of neural computing systems. * Comparison and contrast of the characteristics of microprocessors, GPUs, FPGAs and ASICs (such as, average cost, parallelism and typical power consumption) to contextualize the type of applications enabled by the choice of FPGA as the target device. * Survey of literature for the most commonly hardware properties used for computing the SOM, such as the number of bits used in the calculations, the type of data representation and the typical architectures of the FPGA circuits. * Comparison of the FPGA resources consumption and processing speed between the execution of the traditional Gaussian neighborhood function and the proposed alternative neighborhood function (with obtained results of approximately 4 times less chip area and 5 times more computational speed). * Characterization of the increase in chip resources consumptions and the decrease in system speeds, according to the implementations of the SOM with different complexities (such as, the number of stages in learning factor and the width of the neighborhood function). Comparison of these properties between the proposed architecture and the works published in the literature. * Proposal of a new metric for the characterization of the topographic error in the final configuration of the SOM after the training phase.

Primitivas criptografias assimétricas são essenciais para conseguir comunicação segura numa rede ou meio público. Essas primitivas podem ser instaladas como bibliotecas de software ou como coprocessadores de hardware. Coprocessadores de hardware são muito utilizados em cenários como Systems on Chip (SoC), dispositivos embarcados ou servidores de aplicações específicas. Coprocessadores existentes baseados em RSA ou curvas ellipticas (ECC) fazem um processamento intenso por causa da aritmética modular de grande precisão, portanto não estão disponíveis em plataformas com quantidade de energia mais restrita. Para prover primitivas assimétricas para esses dispositivos, será avaliado um esquema de cifração assimétrica que utiliza artimética de pequena precisão, chamado McEliece. McEliece foi proposto com códigos de Goppa binários durante o mesmo ano que o RSA, porém com chaves públicas 50 vezes maiores. Por causa de chaves tão grandes ele não ganhou muita atenção como RSA e ECC. Com a adoção de códigos Quase-Diádicos de Goppa binários é possível obter níveis de segurança práticos com chaves relativamente pequenas. Para avaliar uma implementação em hardware para esse esquema, foi proposto uma arquitetura escalável que pode ser configurada de acordo com os requisitos do projeto. Essa arquitetura pode ser utilizada em todos os níveis de segurança, de 80 até 256 bits de segurança, da menor unidade até as maiores. Nossa arquitetura foi implementada na família de FPGAs Spartan 3 para códigos de Goppa binários, onde foi possível decifrar em 5854 ciclos com 4671 Slices, enquanto que na literatura os melhores resultados obtidos são de 10940 ciclos para 7331 Slices. / Asymmetric cryptographic primitives are essential to enable secure communications on public networks or public mediums. These cryptographic primitives can be deployed as software libraries or hardware coprocessors. Hardware coprocessors are mostly employed in Systems on Chip (SoC) scenarios, embedded devices, or application-specific servers. Available solutions based on RSA or Elliptic Curve Cryptography (ECC) are highly processing intensive because of the underlying extended precision modular arithmetic, and hence they are not available on the most energy constrained platforms. To provide asymmetric primitives in those restricted devices, we evaluate another asymmetric encryption scheme implementable with lightweight arithmetic, called McEliece. McEliece was proposed with binary Goppa codes during same year of RSA with public keys 50 times larger. Because of such large keys it has not gained as much attention as RSA or ECC. With the adoption of binary Quasi- Dyadic Goppa (QD-Goppa) codes it is possible to attain practical security levels with reasonably small keys. To evaluate a hardware implementation of this scheme, we investigate a scalable architecture that can be reconfigured according to project requirements. This architecture is suitable for all usual security levels, from 80 to 256-bit security, from the smallest unit to bigger ones. With our architecture implemented on a Spartan 3 FPGA for binary Goppa codes it is possible to decrypt in 5854 cycles with 4671 Slices, whilst in literature best results were in 10940 cycles with 7331 Slices.

A medição fasorial sincronizada é utilizada hoje como forma de aprimorar a operação de um Sistema Elétrico de Potência (SEP), empregando unidades de medição fasorial estrategicamente localizadas e instaladas. Estas realizam a aquisição do sinal elétrico e posteriormente a estimação dos fasores de tensão e corrente sincronizados no tempo, os quais indicam o comportamento do SEP em uma localidade específica. Este trabalho multidisciplinar propõe a análise e implementação de um método computacional evolutivo, o Algoritmo Genético Compacto Multiobjetivo (AGCM) aplicado ao problema de medição fasorial, amplamente utilizado por exemplo, no monitoramento de um SEP, comportando-se assim como uma unidade medidora de fasor, ou Phasor Measurement Unit (PMU). O AGCM aqui apresentado tem como principal característica a análise multiobjetiva do problema. Pelo fato de todo SEP ser trifásico, é proposto esta nova abordagem, onde é considerando para a estimação fasorial as três fases de forma conjunta, e não mais estimadas independentemente. Assim o AGCM proposto considera em seu mapeamento genético dos indivíduos, as características do sinais das três fases, diferentemente da abordagem mono-objetivo, onde cada fase do SEP é modelada sobre um indivíduo diferente. Posteriormente para garantir a eficácia do método evolutivo quando em operação em um cenário de tempo real, é proposto uma plataforma de aquisição de dados e processamento, inspirada em trabalhos anteriormente desenvolvidos, permitindo a integração de todos os módulos que formarão um PMU para análise fasorial em tempo real. Aqui um sistema de Global Positioning System (GPS) existente é proposto como forma de sincronismo entre os PMUs, sincronizando uma gama de equipamentos em um única referência de tempo, com a precisão necessária. Para auxiliar na integração dos módulos necessários, uma biblioteca de funções desenvolvida no LSEE será expandida permitindo a execução do método evolutivo diretamente em uma interface Field Programmable Gate Array (FPGA) a qual atuará como um coprocessador genético da plataforma de tempo real. Os resultados aqui apresentados foram obtidos seguindo especificações normativas, através de sinais gerados sinteticamente, e também utilizando o Alternative Transient Program (ATP), permitindo assim ensaios mais realísticos para a validação dos métodos evolutivos. / The synchronized phasor measurement is used today as a way to enhance the operation of an Electric Power System (EPS), using phasor measurement units strategically located and installed. They perform the acquisition of the electrical signal and then, the estimation of the voltage and current phasors, synchronized in time, which indicates the SEPs behavior in a specific location. This multidisciplinary work proposes the analysis and implementation of an evolutionary computing method, the Multibjective Compact Genetic Algorithm (MCGA) applied to the phasor estimation method used in EPS, known as an Phasor Measurement Units (PMUs). The MCGA presented here has as a main characteristic the multiobjective analysis of the problem. Because all EPSs have three phases, this new approach is proposed , which is considering the phasor estimation for the three phases together, instead of doing it for each phase independently.Thus the proposed MCGA includes in its genetic mapping of individuals, the characteristics of the signals of the three phases, unlike the monoobjective where each phase of the Electric Power System (EPS) is modeled using a different individual. In order to ensure the effectiveness of the evolutionary method when operating in a real time scenario, a platform for data acquisition and processing is proposed, inspired by previous work, allowing the integration of all the modules that composes a PMU for real-time phasor analysis. A Global Positioning System (GPS) is proposed as a way to synchronize different PMUs, integrating pieces of equipment in a single time reference, with the precision required. In order to assist in the integration of the required modules, a library of functions developed in the Laboratory of Electric Power Systems will be expanded allowing the execution of the evolutionary method directly on a Field Programmable Gate Array (FPGA) interface, which will act as a genetic co-processor of a real-time platform. The results presented here were obtained following normative specifications, through signals generated synthetically, and also using the Alternative Transient Program (ATP), allowing more realistic tests to validate the evolutionary methods.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

<p>The principle of universal shipborne automatic identification system (AIS) is to allow automatic exchange of shipboard information between one vessel and another. Saab TransponderTech AB has an operating AIS transponder on the market and the purpose of this report is to investigate alternative technologies that could result in a highly integrated replacement for the existing hardware. </p><p>Design aspects of a system-on-chip are discussed, such as: available system-on- chip technologies, intellectual property, on-chip bus structures and development tools. This information is applied to the existing hardware and the integration possibilities of the various parts of the AIS transponder is investigated. </p><p>The focus will be on two main transponder parts that are possible to replace with highly integrated circuits. The first of these parts is the so-called digital part where system-on-chip platforms for different technologies have been investigated with a special interest in a highly integrated FPGA implementation. The second part is the radio frequency receivers where alternatives to the existing superheterodyne receiver are discussed. </p><p>The conclusion drawn is that there exist technologies for developing a highly integrated AIS transponder. An attractive highly integrated transponder could consist of a FPGA system-on-chip platform with subsampling digital receivers and additional components that are unsuitable for integration.</p>

Academic Clustering and Placement Tools for Modern Field-Programmable Gate Array Architectures Daniele Giuseppe Paladino Masters of Applied Science Graduate Department of Electrical and Computer Engineering University of Toronto 2008 Abstract Academic tools have been used in many research studies to investigate Field-Programmable Gate Array (FPGA) architecture, but these tools are not sufficiently flexible to represent modern commercial devices. This thesis describes two new tools, the Dynamic Clusterer (DC) and the Dynamic Placer (DP) that perform the clustering and placement steps in the FPGA CAD flow. These tools are developed in direct extension of the popular Versatile Place and Route (VPR) academic tools. We describe the changes that are necessary to the traditional tools in order to model modern devices, and provide experimental results that show the quality of the algorithms achieved is similar to a commercial CAD tool, Quartus II. Finally, a small number of research experiments were investigated using the clustering and placement tools created to demonstrate the practical use of these tools for academic research studies of FPGA CAD tools.