A tendência de integração de diversos componentes em um único chip tem proporcionado um aumento da complexidade dos sistemas computacionais. Tanto as indústrias quanto o meio acadêmico estão em busca de técnicas que possibilitem diminuir o tempo e o esforço gastos com a verificação no processo de desenvolvimento de hardware, a fim de garantir qualidade, robustez e confiabilidade a esses dispositivos. De forma a contribuir para várias aplicações envolvendo a verificação de sistemas, tais como busca por erros de projeto, avaliação de desempenho, otimização de algoritmos e extração de dados do sistema, o presente trabalho propõe um sistema de monitoramento baseado em computação reconfigurável, capaz de observar de forma não intrusiva o comportamento de um SoC (System-on-Chip) em tempo de execução. Tal sistema é composto por um módulo de monitoramento responsável por captar informações de execução de software em um processador embarcado e uma ferramenta de análise, chamada ACAD, que interpreta esses dados. Por meio da realização de experimentos, verificou-se que o sistema desenvolvido foi capaz de fornecer dados fiéis sobre a quantidade de acessos a memória ou a outros periféricos, tempos de execução de porções (ou a totalidade) do código e número de vezes que cada instrução foi executada. Esses resultados permitem traçar, de maneira precisa, o comportamento de um software executado no processador softcore Nios II, contribuindo assim para facilitar o processo de verificação em sistemas baseados em computação reconfigurável / The trend of integrating several components on a single chip has motivated an increase in the complexity of computing systems. Both industry and academy are in search of new techniques that allow time and effort spent with verification on hardware development process to be reduced to guarantee quality, robustness, reability to these devices. In order to contribute to applications in the system verification area, such as search for design errors, performance evaluation, algorithm optimization and data extraction from the system, this work proposes a monitoring system based on reconfigurable computing. This system must be able to have a run-time non-intrusive probing of a System-on-Chip behaviour. It is formed by a monitoring core responsible for capturing software execution information of a embedded processor and an analysis tool, called ACAD, that decodes the data. Empirically, the implemented system was able to provide precise data about the amount of memory and other peripherals accesses, time measurement for sections (or the entire) of the source code, and number of times each instruction was executed. These results allow to draw, in accurate way, the behaviour of a software executed on the softcore Nios II processor, collaborating to make the verification process of systems based on reconfigurable computing easier

Este trabalho apresenta o desenvolvimento de um processador open source baseado no processador Nios II da Altera. O processador desenvolvido permite a customização de instruções, a inclusão de componentes que possibilitem um estudo detalhado da memória cache, tal como um monitor de cache, definir o tamanho da cache, dentre outras características. Além disso, o processador é baseado na arquitetura do Nios II e implementa 90% do ISA do Nios II, o mesmo está integrado aos ambientes Qsys e SOPC Builder da ferramenta Quartus II da Altera, sendo possível utilizar todo o conjunto de IP (Propriedade Intelectual) e ferramentas disponíveis pela Altera. Assim, este trabalho tem como propósito colaborar com o desenvolvimento de arquiteturas de hardware com uma unidade de processamento configurável e customizável facilmente pelo usuário, uma vez que o seu código fonte em Bluespec SystemVerilog está aberto a todos os usuários, diferente do Nios II da Altera, que tem o código encriptado, inviabilizando fornecer qualquer mudança no processador a nível RTL (Register Transfer Level ). Para o desenvolvimento do processador foi utilizada a Linguagem de Descrição de Hardware Bluespec SystemVerilog, pelo fato de ser uma ESL (Electronic System Level ) que acelera o processo de desenvolvimento de hardware / This work presents the development of an open source based Nios II processor from Altera. The developed processor allows custom instructions, use of components that allows a detailed study of the cache memory, among other features. In addition, the processor is based on the Nios II architecture, which can be integrated into the Qsys and SOPC Builder of the Altera Quartus II environment tool as well as use the entire set of IP (Intellectual Property) and tools available from Altera. This work contributes to the development of hardware architectures with a processing unit configurable and easily customizable by the user, since its source code in Bluespec SystemVerilog is open to all users, other than the Nios II from Altera which has encrypted code, making it impossible to do any changes in the processor at RTL (Register Transfer level) level. For the development of the processor hardware the description language Bluespec SystemVerilog was used, which is an ESL (Electronic System Level) that speeds up the development of the hardware

O aumento da capacidade dos Sistemas sobre Silício (SoCs do inglês, Systemon-Chip) tem levado Redes Intrachip (NoCs do inglês, Network on-Chip) a serem utilizadas como interface de comunicação de Módulos de Processamento de sistemas complexos, e particularmente em Sistemas Dinamicamente Reconguráveis a serem implementados sobre FPGAs com capacidade de reconguração parcial. Algumas estratégias de reconguração geram cenários com NoCs irregulares e indiretas, fato que força o sistema a atualizar o seu algoritmo de roteamento afim de se evitar problemas de comunicação de dados, como deadlock e livelock. O presente trabalho apresenta uma NoC Dinamicamente Recongurável (DRNoC do inglês, Dynamically Recongurable Newtwork on-Chip) utilizando o Algoritmo de Roteamento Ordenado por Dimensão Flexibilizado (FDOR do inglês, Flexible Dimension Order Routing) que se caracteriza principalmente sua simplicidade, baixa complexidade e ser livre de deadlock. No presente trabalho, foi implementada a ferramenta DRSimGen, que gera código VHDL da arquitetura da NoC associada, para ser utilizado com aplicações específicas com reconfiguração parcial dinâmica que requeiram comunicações paralelas entre seus módulos de processamento. Esta ferramenta gera os roteadores, módulos de processamento, além de um Sistema de Controle de Reconguração Parcial Dinâmica que pode ser utilizado junto com o Sistema de Reconguração do algoritmo de roteamento baseado em FDOR, já desenvolvido por outros anteriormente. A ferramenta também gera componentes de testbench para a simulação do sistema, baseados na técnica de Chaveamento Dinâmico de Circuitos; são utilizadas chaves de isolação para emularos processos de reconguração parcial dinâmica. Os resultados destes experimentos ajudaram a determinar o comportamento desejado do sistema. Também foram feitas simulações da implementação do FDOR em descrição de alto nível, com a finalidade de determinar seu desempenho na transferência de dados que ajudarão a definir o posicionamento dos módulos de processamento sobre a estrutura da rede. Os resultados dos experimentos tem demonstrado a viabilidade desta estratégia, levando à conclusão que o algoritmo FDOR é uma solução adequada para DRNoCs. / The increased capacity of Systems on-Chip (SoCs) has led Networks on-Chip (NoC) to be used as communication interface for processing modules of complex systems, and particularly in Dynamically Recongurable Systems to be implemented over partially recongurable FPGAs. Some reconguration strategies work on irregular and indirect NoCs, fact that forces the system to update its routing algorithm in order to avoid data communication problems, such as deadlockandlivelock. ThispaperpresentsaDynamicallyRecongurableNoC(DRNoC)using Flexible Dimension Order Routing Algorithm (FDOR), mainly characterized by its simplicity, low complexity and deadlock freedom In this work, the DyAFNoC tool was implemented, to generate the VHDL code of the associated NoC architecture to be used with specic applications with dynamic partial reconguration that require parallel communications between their processing modules. This tool generates routers, processing modules, and also a Partial Dynamic Reconguration Control System that can be used with the FDOR-based Reconguration System, developed elsewhere. The tool also generates testbench components for the system simulation, based on the Dynamic Circuit Switching technique that uses isolation switches to emulate the dynamic partial reconguration processes. The results of these experiments have helped to determine the desired system behavior. Simulations of the FDOR implementation were also made in high level descriptioninordertodetermineitsdatatransferperformancethatwillhelptodeneplacement of the processing modules over the network structure. The experiments results have demonstrated the feasibility of this strategy, leading to the conclusion that the FDOR algorithm is a suitable solution for DRNoC.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Primitivas criptografias assimétricas são essenciais para conseguir comunicação segura numa rede ou meio público. Essas primitivas podem ser instaladas como bibliotecas de software ou como coprocessadores de hardware. Coprocessadores de hardware são muito utilizados em cenários como Systems on Chip (SoC), dispositivos embarcados ou servidores de aplicações específicas. Coprocessadores existentes baseados em RSA ou curvas ellipticas (ECC) fazem um processamento intenso por causa da aritmética modular de grande precisão, portanto não estão disponíveis em plataformas com quantidade de energia mais restrita. Para prover primitivas assimétricas para esses dispositivos, será avaliado um esquema de cifração assimétrica que utiliza artimética de pequena precisão, chamado McEliece. McEliece foi proposto com códigos de Goppa binários durante o mesmo ano que o RSA, porém com chaves públicas 50 vezes maiores. Por causa de chaves tão grandes ele não ganhou muita atenção como RSA e ECC. Com a adoção de códigos Quase-Diádicos de Goppa binários é possível obter níveis de segurança práticos com chaves relativamente pequenas. Para avaliar uma implementação em hardware para esse esquema, foi proposto uma arquitetura escalável que pode ser configurada de acordo com os requisitos do projeto. Essa arquitetura pode ser utilizada em todos os níveis de segurança, de 80 até 256 bits de segurança, da menor unidade até as maiores. Nossa arquitetura foi implementada na família de FPGAs Spartan 3 para códigos de Goppa binários, onde foi possível decifrar em 5854 ciclos com 4671 Slices, enquanto que na literatura os melhores resultados obtidos são de 10940 ciclos para 7331 Slices. / Asymmetric cryptographic primitives are essential to enable secure communications on public networks or public mediums. These cryptographic primitives can be deployed as software libraries or hardware coprocessors. Hardware coprocessors are mostly employed in Systems on Chip (SoC) scenarios, embedded devices, or application-specific servers. Available solutions based on RSA or Elliptic Curve Cryptography (ECC) are highly processing intensive because of the underlying extended precision modular arithmetic, and hence they are not available on the most energy constrained platforms. To provide asymmetric primitives in those restricted devices, we evaluate another asymmetric encryption scheme implementable with lightweight arithmetic, called McEliece. McEliece was proposed with binary Goppa codes during same year of RSA with public keys 50 times larger. Because of such large keys it has not gained as much attention as RSA or ECC. With the adoption of binary Quasi- Dyadic Goppa (QD-Goppa) codes it is possible to attain practical security levels with reasonably small keys. To evaluate a hardware implementation of this scheme, we investigate a scalable architecture that can be reconfigured according to project requirements. This architecture is suitable for all usual security levels, from 80 to 256-bit security, from the smallest unit to bigger ones. With our architecture implemented on a Spartan 3 FPGA for binary Goppa codes it is possible to decrypt in 5854 cycles with 4671 Slices, whilst in literature best results were in 10940 cycles with 7331 Slices.

A reconfiguração de redes é uma técnica utilizada para alterar topologias de redes por meio da mudança dos estados das chaves normalmente aberta e normalmente fechada. Essa técnica é muito utilizada para tratar problemas relacionados ao excesso de perdas ôhmicas em uma rede elétrica. Tais perdas representam um custo considerável no faturamento das empresas distribuidoras. O problema de redução de perdas via reconfiguração de redes pode ser modelado como um problema de otimização combinatória, em que se deve determinar a combinação de estados de chaves que correspondem a configuração radial da rede com menor nível de perdas. De modo a lidar com esse problema por reconfiguração da redes, diversas técnicas computacionais têm sido propostas. Dentre essas técnicas, estruturas de dados eficientes, como a Representação nó-profundidade (RNP), viabilizam a modelagem radial dos sistemas de distribuição (SDs) e o uso combinado com métodos de otimização possibilitam uma redução do espaço de busca de soluções consequentemente pode-se obter melhores soluções. Para otimizar a capacidade de processamento, este trabalho propõe tratar o problema de redução de perdas em SDs via reconfiguração de redes em aceleradores de hardware utilizando da arquitetura de hardware paralelizada em FPGA baseada na RNP (HP-RNP) proposta em (GOIS, 2011). Assim, um problema combinatório é tratado em aceleradoras de hardware reduzindo significativamente o custo computacional devido ao alto grau de paralelismo no processo de busca por soluções. Nesse sentido, foi proposto neste trabalho a extensão da HP-RNP, a partir de modificações no barramento de comunicação da arquitetura original para o envio e recebimentos dos dados que representam os SDs de forma mais eficiente. Além disso, o problema de redução de perdas por reconfiguração de redes foi mapeado em um problema de floresta geradora mínima com restrição de grau (dc-MSFP), a partir de uma aproximação que faz uso de uma heurística de pesos, em que informações relacionadas com grandezas elétricas e características topológicas da rede são transformadas em pesos. A partir da extensão da HP-RNP e do mapeamento do problema em um dc-MSFP, foi possível obter soluções de qualidade (próximas da ótima) em tempo significativamente reduzido quando comparado às outras abordagens. / Network reconfiguration is a technique used to change network topologies by changing the normally open and normally closed switches states. This technique is widely used to problems related to the excess of ohmic losses in distribution companies. Such losses represent a considerable cost in the distribution companies. The problem of network reconfiguration can be modeled as a combinatorial optimization problem, in which the combination of switches states that represent the configuration of the network with the lowest level of losses must be determined. To deal with these problems by network reconfiguration, several computational techniques have been proposed. Among these techniques, efficient data structures, such as the Node-Depth Encoding (NDE), enable the radial modeling of the distribution systems and the combined use of the NDE with optimization methods allow the reduction of the search space of the solutions. In order to optimize the processing capacity, this work proposes to deal with the loss minimization problem in Distribution Systems (DSs) by network reconfiguration using the Hardware Parallelized NDE (HP-NDE) proposed in (GOIS, 2011) to accelerate the network reconfiguration. Thus, a combinatorial problem is addressed in hardware accelerators, reducing significantly the computational cost due to the high degree of the parallelism in the process of search of the solution search. In this context, it was proposed the extension of the HP-NDE, from modifications in the communication bus of the original HP-NDE to send and receive more efficiently the data that represent the DSs. Moreover, the problem of loss reduction was mapped in a minimum spanning forest problem with degree constraint (dc-MSFP), by using an approximation that use a weights heuristic based on the information of the electrical magnitudes and topological characteristics of the network. From the extension of the HP-RNP and the mapping of the problem in a dc-MSFP, it was possible to obtain solutions of the good quality (close to optimal) in a time significantly reduced when compared to the other approaches.

Sistemas baseados em processadores de uso geral caracterizam-se pela flexibilidade a mudanças de projeto, porém com desempenho computacional abaixo daqueles baseados em circuitos dedicados otimizados. A implementação de algoritmos em dispositivos reconfiguráveis, conhecidos como Field Programmable Gate Arrays - FPGAs, oferece uma solução de compromisso entre a flexibilidade dos processadores e o desempenho dos circuitos dedicados, pois as FPGAs permitem que seus recursos de hardware sejam configurados por software, com uma granularidade menor que a do processador de uso geral e flexibilidade maior que a dos circuitos dedicados. As versões atuais de FPGAs apresentam um tempo de reconfiguração suficientemente pequeno para viabilizar sua reconfiguração dinâmica, i.e., mesmo com o dispositivo executando um algoritmo, a forma como seus recursos são dispostos pode ser alterada, oferecendo a possibilidade de particionar temporalmente um algoritmo. Novas linhas de FPGAs já são fabricadas com opção de reconfiguração dinâmica parcial, i.e., é possível reconfigurar áreas selecionadas de uma FPGA enquanto o restante continua em operação. No entanto, para que esta nova tecnologia se torne largamente difundida é necessário o desenvolvimento de uma metodologia própria, que ofereça soluções eficazes aos novos desdobramentos do projeto digital. Em particular, uma das principais dificuldades apresentadas por esta abordagem refere-se à maneira de particionar o algoritmo, de forma a minimizar o tempo necessário para completar sua tarefa. Este manuscrito oferece uma metodologia de projeto para dispositivos dinamicamente reconfiguráveis, com ênfase no problema do particionamento temporal de circuitos, tendo como aplicação alvo uma família de algoritmos, utilizados principalmente em Bioinformática, representada pelo classificador binário conhecido como Support Vector Machine. Algumas técnicas de particionamento para FPGA Dinamicamente Reconfigurável, especificamente aplicáveis ao particionamento de FSM, foram desenvolvidas para garantir que um projeto dominado por fluxo de controle seja mapeado numa única FPGA, sem alterar sua funcionalidade. / Systems based on general-purpose processors are characterized by a flexibility to design changes, although with a computational performance below those based on optimized dedicated circuits. The implementation of algorithms in reconfigurable devices, known as Field Programmable Gate Arrays, FPGAs, offers a solution with a trade-off between the processor\'s flexibility and the dedicated circuit\'s performance. With FPGAs it is possible to have their hardware resources configured by software, with a smaller granularity than that of the general-purpose processor and greater flexibility than that of dedicated circuits. Current versions of FPGAs present a reconfiguration time sufficiently small as to make feasible dynamic reconfiguration, i.e., even with the device executing an algorithm, the way its resources are displayed can be modified, offering the possibility of temporal partitioning of an algorithm. New lines of FPGAs are already being manufactured with the option of partial dynamic reconfiguration, i.e. it is possible to reconfigure selected areas of an FPGA anytime, while the remainder area continue in operation. However, in order for this new technology to become widely adopted the development of a proper methodology is necessary, which offers efficient solutions to the new stages of the digital project. In particular, one of the main difficulties presented by this approach is related to the way of partitioning the algorithm, in order to minimize the time necessary to complete its task. This manuscript offers a project methodology for dynamically reconfigurable devices, with an emphasis on the problem of the temporal partitioning of circuits, having as a target application a family of algorithms, used mainly in Bioinformatics, represented by the binary classifier known as Support Machine Vector. Some techniques of functional partitioning for Dynamically Reconfigurable FPGA, specifically applicable to partitioning of FSMs, were developed to guarantee that a control flow dominated design be mapped in only one FPGA, without modifying its functionality.

Les Systèmes électriques à Puissance Distribuée (SPD) sont utilisés dans de nombreux secteurs industriels. La sûreté de fonctionnement (SDF) et la continuité de service de ces SPDs sont aujourd'hui des préoccupations majeures. Une stratégie de gestion globale de l'énergie adaptée ainsi que leur stabilité sont des exigences fondamentales pour que ces systèmes puissent fonctionner correctement. La présence de charges déséquilibrées ainsi que les interactions entre convertisseurs dans ces systèmes peuvent conduire à l'instabilité du bus DC commun. Un des cas les plus connus en terme de cause d'instabilité est celui d'une charge "à puissance constante" (CPL). Par ailleurs, toute défaillance au niveau de l'interrupteur commandable du convertisseur peut provoquer de graves dysfonctionnements du système. Tout défaut non détecté et non compensé en temps réel peut rapidement mettre en danger l'ensemble du système de puissance. Par conséquent, la mise en oeuvre de méthodes efficaces et rapides de détection et de compensation de défaut est impérative. Afin d'assurer la continuité de service de ces systèmes. Dans ce mémoire, nous étudions la gestion de l'énergie, la stabilité et la continuité de service d'un DC-SPD. Après l'étude de la gestion de l'énergie et la stabilité du système, une méthode de stabilisation active décentralisée est proposée afin d'augmenter le domaine de stabilité du SPD et afin deéviter l'instabilité en présence de charges déséquilibrées. Par ailleurs, des méthodes de détection de défaut au niveau d'un interrupteur commandable, efficaces et très rapides, sont également proposées. Nous présentons également une topologie de convertisseur DC-DC à tolérance de pannes, intégrant un interrupteur redondant ; dans tous les cas de défaut (court-circuit ou circuit-ouvert), cette topologie doit permettre deassurer la continuité de service du système de puissance en mode normal. Les études théoriques ont été validées par la simulation et par des tests expérimentaux / Electric Distributed Power Systems (DPS) are used in many industrial sectors. Continuity of service of these systems as well as their reliability are now of the major concerned. Energy management and stability are fundamental requirements for these systems to operate normally. In these systems, load converters exhibit Constant Power Load (CPL) behavior tend to destabilize the system. The system stability also can be threatened by unbalanced loads connected to the common bus. Furthermore, the failure of the controllable switch of the converter can cause serious malfunctions of the system. Undetected and uncompensated fault in real time can quickly endanger the entire power system. Therefore, the implementation of effective and rapid fault detection methods and compensation is mandatory. In this thesis, we study the energy management, stability and continuity of service of a DC-DPS. After the study of energy management and system stability, an active decentralized stabilization method is proposed to increase the stability domain of the system and to avoid instability in the case of unbalanced loads. Furthermore, efficient and very rapid methods of fault detection for a controllable switch are also proposed. We have presented a fault tolerant topology with redundancy for a DC-DC converter, which must ensure continuity of service of the DPS in any fault conditions (open or short circuit). Theoretical studies have been validated by simulation and experimental tests

Les systèmes piézoélectriques sont utilisés dans un grand nombre d'applications (mesures physiques, contrôle non destructif). Beaucoup d'entre elles nécessitent la mesure rapide de l'impédance électrique du capteur, particulièrement dans le cadre des microsystèmes. C'est pourquoi ce travail est consacré à la conception et au développement d'un analyseur d'impédance sur puce. L'analyseur est programmable en fréquence et en impédance et est implanté sur un système embarqué de type FPGA (field programmable gate array). Nous proposons trois méthodes à l'analyse leur impédance : une mesure ratiométrique, une modélisation paramétrique adaptative du capteur et une méthode originale utilisant l'asservissement de la tension d'excitation par un réseau résistif programmable. L'implantation des algorithmes sur la cible FPGA est réalisée selon une approche de type HIL (Hardware In the Loop) / The piezoelectric systems are used in many applications (physical measurements, non-destructive testing). Many of them require fast measurement of the sensor electrical impedance, particularly in the micro systems domain. Therefore this work is dedicated to the design and the development of an impedance analyzer on chip, programmable in frequency and impedance, and implantable in an embedded system of FPGA (field programmable gate array) type. We propose three methods for impedance analysis: a ratiometric measurement, an adaptive parametric modeling of the sensor, and an original method using the feedback control of the excitation voltage by a programmable resistive network. The implementation of algorithms on FPGA target is performed using HIL (Hardware In the Loop) approach

Afin de répondre à des besoins croissants de performance et de fiabilité des systèmes sur puce embarqués pour satisfaire aux applications de plus en plus complexes, de nouveaux paradigmes architecturaux et structures de communication auto-adaptatives et auto-organisées sont à élaborer. Ces nouveaux systèmes de calcul intègrent au sein d'une même puce électronique plusieurs centaines d'éléments de calcul (systèmes sur puce multiprocesseur - MPSoC) et doivent permettre la mise à disposition d'une puissance de calcul parallèle suffisante tout en bénéficiant d'une grande flexibilité et d'une grande adaptabilité. Le but est de répondre aux évolutions des traitements distribués caractérisant le contexte évolutif du fonctionnement des systèmes. Actuellement, les performances de tels systèmes reposent sur une autonomie et une intelligence permettant de déployer et de redéployer les modules de calcul en temps réel en fonction de la demande de traitement et de la puissance de calcul. Elle dépend également des supports de communication entre les blocs de calcul afin de fournir une bande passante et une adaptabilité élevée pour une efficacité du parallélisme potentiel de la puissance de calcul disponible des MPSoC. De plus, l'apparition de la technologie FPGA reconfigurable dynamiquement a ouvert de nouvelles approches permettant aux MPSoC d'adapter leurs constituants en cours de fonctionnement, et de répondre aux besoins croissants d'adaptabilité et de flexibilité. C'est dans ce contexte du besoin primordial de flexibilité, de puissance de calcul et de bande passante qu'est apparue une nouvelle approche de conception des systèmes communicants, auto-organisés et auto-adaptatifs basés sur des nœuds de calcul reconfigurables. Ces derniers sont constitués de réseaux embarqués sur puce (NoC) permettant l'interconnexion optimisée d'un grand nombre d'éléments de calcul au sein d'une même puce, tout en assurant l'exigence d'une tolérance aux fautes et d'un compromis entre les performances de communication et les ressources d'interconnexion. Ces travaux de thèse ont pour objectif d'apporter des solutions architecturales innovantes pour la SdF des systèmes MPSoC en réseau basés sur la technologie FPGA, et configurés selon une structure distribuée et auto-organisée. L'objectif est d'obtenir des systèmes sur puce performants et fiables intégrant des techniques de détection, de localisation et de correction d'erreurs au sein de leurs structures NoC reconfigurables ou adaptatifs. La principale difficulté réside dans l'identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces nœuds en réseau. Ces travaux ont permis de réaliser un réseau de nœuds reconfigurables à base de FPGA intégrant des structures NoC dynamiques, capables de s'auto-organiser et de s'auto-tester dans le but d'obtenir une maintenabilité maximale du fonctionnement du système dans un contexte en réseau. Dans ces travaux, un système communicant multi-nœuds MPSoC reconfigurable capable d'échanger et d'interagir a été développé, permettant ainsi une gestion avancée de tâches, la création et l'auto-gestion de mécanismes de tolérance aux fautes. Différentes techniques sont combinées et permettent d'identifier et localiser avec précision les éléments défaillants d'une telle structure dans le but de les corriger ou de les isoler pour prévenir toutes défaillances du système. Elles ont été validées au travers de nombreuses simulations matérielles afin d'estimer leur capacité de détection et de localisation des sources d'erreurs au sein d'un réseau. De même, des synthèses logiques du système intégrant les différentes solutions proposées sont analysées en termes de performances et de ressources logiques consommées dans le cas de la technologie FPGA / The need of growing performance and reliability of embedded System-on-Chips SoCs are increasing constantly to meet the requirements of applications becoming more and more complexes, new architectural processing paradigms and communication structures based in particular on self-adaptive and self-organizing structures have emerged. These new computing systems integrate within a single chip of hundreds of computing or processing elements (Multiprocessor Systems on Chip - MPSoC) allowing to feature a high level of parallel processing while providing high flexibility or adaptability. The goal is to change possible configurations of the distributed processing characterizing the evolving context of the networked systems. Nowadays, the performance of these systems relies on autonomous and intelligence allowing to deploy and redeploy the compute modules in real time to the request processing and computing power, the communication medium and data exchange between interconnected processing elements to provide bandwidth scalability and high efficiency for the potential parallelism of the available computing power of MPSoC. Moreover, the emergence of the partial reconfigurable FPGA technology allows to the MPSoC to adapt their elements during its operation in order to meet the system requirements. In this context, flexibility, computing power and high bandwidth requirements lead new approach to the design of self-organized and self-adaptive communication systems based Network-on-Chips (NoC). The aim is to allow the interconnection of a large number of elements in the same device while maintaining fault tolerance requirement and a compromise between parallel processing capacity of the MPSoC, communication performance, interconnection resources and tradeoff between performance and logical resources. This thesis work aims to provide innovative architectural solutions for networked fault tolerant MPSoC based on FPGA technology and configured as a distributed and self-organized structure. The objective is to obtain performance and reliable systems on chips incorporating detection, localization and correction of errors in their reconfigurable or adaptive NoC structures where the main difficulty lies in the identification and distinction between real errors and adaptive properties in these network nodes. More precisely, this work consists to perform a networked node based on reconfigurable FPGA which integrates dynamic or adaptive NoC capable of self-organized and self-test in order to achieve maximum maintainability of system operation in a networked environment (WSN). In this work, we developed a reconfigurable multi-node system based on MPSoC which can exchange and interact, allowing an efficient task management and self-management of fault tolerance mechanisms. Different techniques are combined and used to identify and precisely locate faulty elements of such a structure in order to correct or isolate them in order to prevent failures of the system. Validations through the many hardware simulations to estimate their capacity of detecting and locating sources of error within a network have been presented. Likewise, synthesized logic systems incorporating the various proposed solutions are analyzed in terms of performance and logic resources in the case of FPGA technology