The topic of the master´s thesis is to verify Acquisition Engine and Tracking Engine in the Microcore GNSS Baseband digital circuit from Honeywell. Theoretical part contains a brief introduction into the satellite position determination, basic principles of the verified blocks is given and UVM methodology is introduced. Practical part contains requirements, test cases and test procedures. The verification environment is also described. In the last part of the thesis is the verification process and it´s results.

Beim Austausch von Intellectual Properties (IP) entsteht das Problem, daß der Anwender oftmals nicht sicher feststellen kann, ob die gewünschte Parameterkombination unterstützt wird bzw. ob die IP mit den gewünschten Einstellungen korrekt arbeitet. Ziel dieser Arbeit ist es, eine mögliche Lösung zur Parameterprüfung bereitzustellen. Im Rahmen des vom Bundesministerium für Bildung und Forschung (BMBF) geförderten Projekts Intellectual Property Qualifikation für effizientes Systemdesign [IPQ] wurde dazu das Entwurfswerkzeug entwickelt. Anhand einer durch den Entwerfer vorgegebenen formalen Beschreibung der Parameter und ihrer Abhängigkeiten untereinander prüft eine vom Werkzeug automatisch generierte Testbenchkomponente, ob alle Bedingungen eingehalten werden. Des weiteren berechnet diese Komponente auf der Basis vorgegebener Gleichungen verschiedene Systemeigenschaften, wie beispielsweise die maximale Taktfrequenzabweichung zwischen Sender und Empfänger einer seriellen Übertragungsstrecke. Diese können dann vom Anwender mit der ihm vorliegenden Spezifikation verglichen werden. ist außerdem in der Lage, anhand der Parameterabhängigkeiten die verschiedenen Kombinationen von Einstellungen zu berechnen, die nötig sind, um den kompletten Parameterraum abzudecken, und diese in Form eines Parameter-Domänen-Graphen darzustellen. Mit Hilfe dieses Graphen ist der Anwender in der Lage, Kombinationen gezielt so auszuwählen, daß ein möglichst hoher Verifikationsgrad der IP erreicht wird, ohne unnötig viele Simulationen durchführen zu müssen.

A crescente demanda por produtos eletrônicos e a capacidade cada vez maior de integração criaram sistemas extremamente complexos em chips, conhecidos como Systemon-Chip ou SoC. Seguindo em sentido oposto a esta tendência, os prazos (time-to-market) para que estes sistemas sejam construídos vem continuamente sendo reduzidos, obrigando que muito mais funcionalidades sejam implementadas em períodos cada vez menores de tempo. A necessidade de um maior controle de qualidade do produto final demanda a atividade de Verificação Funcional que consiste em utilizar um conjuntos de técnicas para estimular o sistema em busca de falhas. Esta atividade é a extremamente dispendiosa e necessária, consumindo até cerca de 80% do custo final do produto. É neste contexto que se insere este trabalho, propondo uma metodologia de Verificação Funcional chamada IVM que irá fornecer todos os subsídios para garantir a entrega de sistemas de alta qualidade, e ainda atingindo as rígidas restrições temporais impostas pelo mercado. Sendo baseado em metodologias já bastante difundidas e acreditadas, como o OVM e o VeriSC, o IVM definiu uma organização arquitetural e um fluxo de atividades que incorporou as principais características de ambas as abordagens que antes estavam disjuntas. Esta integração de técnicas e conceitos resulta em um fluxo de verificação mais eficiente, permitindo que sistemas atinjam o custo, prazo e qualidade esperados._________________________________________________________________________________________ ABSTRACT: The growing demand for electronic devices and its even higher integration capability created extremely complex systems in chips, known as System-on-Chip or SoC. In a opposite way to this tendency, the time-to-market for these systems be built have been continually reduced, forcing much more functionalities be implemented in even shorten time periods. The final product quality control is assured by the Functional Verification activity that consists in a set of techniques to stimulate a system in order to find bugs. This activity is extremely expensive and necessary, responding to around 80% of final product cost. In this context this work is inserted on, proposing a Functional Verification methodology called IVM that will provide all conditions to deliver high quality systems, while keeping the hard time restrictions imposed by the market. Based in well known and trusted methodologies, as OVM and VeriSC, the IVM defined an architectural organization and an activity flow that incorporates features of both approaches that were separated from each other. This techniques and concepts integration resulted in a more efficient verification flow, allowing systems to meet the desired budget, schedule and quality.

Submitted by Cláudia Bueno (claudiamoura18@gmail.com) on 2015-12-09T14:35:23Z No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Approved for entry into archive by Luciana Ferreira (lucgeral@gmail.com) on 2015-12-10T06:30:38Z (GMT) No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Made available in DSpace on 2015-12-10T06:30:38Z (GMT). No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Previous issue date: 2014-11-26 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / The process of creating an Intellectual Property Core (IP-core) has become more complex with the advent of electronic circuit technology, encouraging the development of new techniques and methodologies to assist this process. A fundamental and critical stage of a hardware design is the hardware verification phase. At this phase it is verified that the IP-core was implemented according to their specification, ensuring that it is feasible to prototyping and their large-scale production (System on Chip). The verification phase corresponds to the biggest bottleneck in a hardware design (BERGERON,2006). The VeriSC methodology is an implemented methodology to perform the hardware verifi- cation through simulation, that is, by means of functional verification. This work aims to complement the VeriSC methodology through the development of an algorithm based on the concept of Genetic Algorithms (GAs). The proposed algorithm will modify the data generation of this methodology, whose objective is to reduce the verification time and to improve the generated data by changing the data from pseudorandom mode to random-guided mode, increasing the reliability of the verification performed by the VeriSC methodology. The algorithm has a generic part (templates) that helps the implementation of new environment for the functional verification of new DUVs and it can be incorpo- rated into other functional verification methodologies. Finally, are presented three case studies, the stimuli created using GA are compared with the old implementation of VeriSC methodology. / O processo de criação de um Intellectual Property Core (IP-core) vem se tornando cada vez mais complexo com o advento da tecnologia dos circuitos eletrônicos, incentivando o desenvolvimento de novas técnicas e metodologias que auxiliem esse processo. Uma das fases fundamentais e críticas de um projeto de hardware é a fase de verificação de hardware. É nesta fase que se verifica se o IP-core foi implementado de acordo com sua especificação, garantindo que seja viável sua prototipação e, posteriormente, sua produção em larga escala (System on Chip). A fase de verificação corresponde ao maior gargalo dentro de um projeto de hardware (BERGERON,2006). A metodologia VeriSC é uma metodologia desenvolvida para realizar a verificação de hardware através da simulação, isto é, por meio da verificação funcional. Este trabalho visa complementar a metodologia VeriSC por meio do desenvolvimento de um algoritmo baseado no conceito de Algoritmos Genéticos (AGs). O algoritmo proposto ira modificar a geração de dados dessa metodologia objetivando reduzir o tempo de verificação e aprimorar os dados gerados, alterando a geração de dados da forma pseudoaleatória para aleatória- guiado, aumentando, assim, a confiabilidade da verificação realizada pela metodologia VeriSC. O algoritmo possui partes genéricas (templates ) que facilita sua implementação na verificação de novos projetos de hardware e pode ser incorporado em outras metodologias de verificação funcional. Por fim, serão apresentados os resultados experimentais da aplicação da nova geração de dados em três estudos de casos, comparando-os com a implementação antiga da metodologia VeriSC.

Beim Austausch von Intellectual Properties (IP) entsteht das Problem, daß der Anwender oftmals nicht sicher feststellen kann, ob die gewünschte Parameterkombination unterstützt wird bzw. ob die IP mit den gewünschten Einstellungen korrekt arbeitet. Ziel dieser Arbeit ist es, eine mögliche Lösung zur Parameterprüfung bereitzustellen. Im Rahmen des vom Bundesministerium für Bildung und Forschung (BMBF) geförderten Projekts Intellectual Property Qualifikation für effizientes Systemdesign [IPQ] wurde dazu das Entwurfswerkzeug entwickelt. Anhand einer durch den Entwerfer vorgegebenen formalen Beschreibung der Parameter und ihrer Abhängigkeiten untereinander prüft eine vom Werkzeug automatisch generierte Testbenchkomponente, ob alle Bedingungen eingehalten werden. Des weiteren berechnet diese Komponente auf der Basis vorgegebener Gleichungen verschiedene Systemeigenschaften, wie beispielsweise die maximale Taktfrequenzabweichung zwischen Sender und Empfänger einer seriellen Übertragungsstrecke. Diese können dann vom Anwender mit der ihm vorliegenden Spezifikation verglichen werden. ist außerdem in der Lage, anhand der Parameterabhängigkeiten die verschiedenen Kombinationen von Einstellungen zu berechnen, die nötig sind, um den kompletten Parameterraum abzudecken, und diese in Form eines Parameter-Domänen-Graphen darzustellen. Mit Hilfe dieses Graphen ist der Anwender in der Lage, Kombinationen gezielt so auszuwählen, daß ein möglichst hoher Verifikationsgrad der IP erreicht wird, ohne unnötig viele Simulationen durchführen zu müssen.