Les nombreuses modifications de la structure du transistor bulk ont permis de poursuivre la miniaturisation jusqu'à sa limite aux nœuds 32/28nm. Les technologies actuelles répondent au besoin d'un meilleur contrôle électrostatique en s'ouvrant vers l'industrialisation de transistors complètement dépletés, avec les architectures sur film mince (FDSOI) ou non planaires (TriGate FinFET bulk). Dans ce dernier cas, le substrat bulk reste limitant pour des applications à basse consommation. La combinaison de la technologie SOI et d'une architecture non-planaire conduit aux transistors TriGate sur SOI (ou TGSOI). Nous verrons l'intérêt de ces dispositifs et démontrerons qu'ils sont compatibles avec les techniques de contrainte. On montrera en particulier les améliorations de mobilité et de courants obtenus sur ces dispositifs de largeur inférieure à 15nm. Des simulations montrent également qu'un dispositif TGSOI peut être compatible avec les techniques de modulation de VT. Enfin, nous démontrons la possibilité de fabriquer des dispositifs ultimes à nanofils empilés avec une grille enrobante par une technique innovante de lithographie tridimensionnelle. La conception, la caractérisation physique et les premiers résultats électriques obtenus seront présentés. Ces solutions peuvent répondre aux besoins des nœuds sub-10nm.

Depuis plus d'un demi-siècle, le monde de la microélectronique est rythmé par une course à la miniaturisation de son élément central, le transistor MOS, dans le but d'améliorer la densité d'intégration, les performances et le coût des circuits électroniques intégrés. Depuis plusieurs générations technologiques maintenant, la simple réduction des dimensions du transistor n'est plus suffisante et de nouveaux modules technologiques (utilisation de la contrainte, empilement de grille high-k/métal...) ont du être mis en place. Cependant, le transistor MOS conventionnel, même optimisé, ne suffira bientôt plus à répondre aux attentes toujours plus élevées des nouvelles technologies. De nouvelles architectures doivent alors être envisagées pour épauler puis, à terme, remplacer la technologie BULK. Dans ce contexte, cette thèse porte sur l'étude, la fabrication et la caractérisation électrique des architectures à film mince que sont le SOI localisé (ou LSOI) et le double grille planaire à grille enrobante (ou GAA). Les résultats obtenus mettent ainsi en évidence l'intérêt de ces dispositifs qui permettent une réduction du courant de fuite (et donc de la consommation), un excellent contrôle des effets électrostatiques et fonctionnent sans dopage canal (faible variabilité) tout en proposant de très bonnes performances statiques. L'impact d'une orientation de substrat (110) sur les propriétés de transport dans les transistors LSOI est également étudié. Ce travail de thèse garde comme ligne de mire la réalisation d'une plateforme basse consommation complète, impliquant une éventuelle intégration hybride avec des dispositifs BULK et la possibilité d'offrir plusieurs niveaux de tension de seuil, le tout sur une même puce.

Les nombreuses modifications de la structure du transistor bulk ont permis de poursuivre la miniaturisation jusqu'à sa limite aux nœuds 32/28nm. Les technologies actuelles répondent au besoin d'un meilleur contrôle électrostatique en s'ouvrant vers l'industrialisation de transistors complètement dépletés, avec les architectures sur film mince (FDSOI) ou non planaires (TriGate FinFET bulk). Dans ce dernier cas, le substrat bulk reste limitant pour des applications à basse consommation. La combinaison de la technologie SOI et d'une architecture non-planaire conduit aux transistors TriGate sur SOI (ou TGSOI). Nous verrons l'intérêt de ces dispositifs et démontrerons qu'ils sont compatibles avec les techniques de contrainte. On montrera en particulier les améliorations de mobilité et de courants obtenus sur ces dispositifs de largeur inférieure à 15nm. Des simulations montrent également qu'un dispositif TGSOI peut être compatible avec les techniques de modulation de VT. Enfin, nous démontrons la possibilité de fabriquer des dispositifs ultimes à nanofils empilés avec une grille enrobante par une technique innovante de lithographie tridimensionnelle. La conception, la caractérisation physique et les premiers résultats électriques obtenus seront présentés. Ces solutions peuvent répondre aux besoins des nœuds sub-10nm. / Changing the bulk transistor structure was sufficient so far to fulfill the scaling needs. The current technologies answer the needs of electrostatics control with the industrialization of fully depleted transistors, with thin-film (FDSOI) or non-planar (TriGate FinFet bulk) technologies. In the latter, bulk substrate is still an issue for low power applications. Combining SOI with multiple-gate structure gives rise to TriGate on SOI (or TGSOI). We will discuss the interest of such devices and will demonstrate their compatibility with strain techniques. We will focus on the mobility and current enhancement obtained on sub-15nm width devices. Simulations also demonstrate the compatibility of TGSOI with VT modulation technique. Finally, we demonstrate the fabrication through 3D lithography of ultimate stacked nanowires with a gate-all-around. The conception, physical characterization and first electrical results are presented.

Le but de cette thèse est de réaliser et d'étudier les propriétés électroniques d'un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d'augmenter la densité d'intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d'un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC.

La réduction de la taille des circuits CMOS vers des dimensions extrêmement petites est telle que son élément constitutif, le MOSFET à base de Silicium, commence à souffrir d’une faible efficacité de puissance. L’une des alternatives qui ne peut être écartée est le concept du transistor MOSFET à base de matériaux III-V. Ses propriétés de transport extraordinaires, apportées par les matériaux III-V, promettent de réduire la tension d’alimentation des circuits CMOS sans réduire leur performance. Cette transition technologique pourrait aboutir non seulement à des circuits CMOS plus petits, plus écologiques mais aussi à des circuits co-intégrés avec des technologies RF. C’est dans ce contexte que nous présentons, dans ce travail de thèse, la fabrication et la caractérisation des transistors MOSFET Ultra-Thin Body (UTB) à base d’InAs et du transistor FinFET à base d’InAs. La combinaison d’une longueur de grille extrêmement réduite, d’une faible résistance d’accès et d’une mobilité impressionnante dans le canal d’InAs a permis d’obtenir des courants importants (IMAX=2000mA/mm pour LG=25nm). Egalement, l‘utilisation des architectures du canal de type ultra mince et FinFET permet d’obtenir un bon contrôle électrostatique. De plus, une spécificité du procédé technologique présentée dans ce travail est les réalisations des contacts et du canal par une épitaxie par jets moléculaires (MBE) localisée. / Scaling the size of CMOS circuits to extremely small dimensions gets the semiconductor industry to a point where its cornerstone, Silicon-based MOSFET starts to suffer a poor power efficiency. In the quest for alternative solutions cannot be omitted a concept of III-V MOSFET. Its outstanding transport properties hold a promise of reduced CMOS supply voltage without compromising the performance. This can path a way not only to the smaller, greener electronics but also to more co-integrated RF and CMOS electronics. In this context, we present fabrication and characterization of Ultra-Thin body InAs MOSFETs and InAs FinFET. Synergy of a deeply scaled gate length, low access resistance and a high mobility of InAs channel enabled to obtain impressively high drain currents (IMAX=2000mA/mm for LG=25nm). Equally, the introduction of Ultra-Thin body and FinFET channel design provides an improved electrostatic control. A specific feature of the process presented in this work is a fabrication of contacts and channel by localized molecular beam epitaxy MBE epitaxy.

Depuis plus d'un demi-siècle, le monde de la microélectronique est rythmé par une course à la miniaturisation de son élément central, le transistor MOS, dans le but d'améliorer la densité d'intégration, les performances et le coût des circuits électroniques intégrés. Depuis plusieurs générations technologiques maintenant, la simple réduction des dimensions du transistor n'est plus suffisante et de nouveaux modules technologiques (utilisation de la contrainte, empilement de grille high-k/métal…) ont du être mis en place. Cependant, le transistor MOS conventionnel, même optimisé, ne suffira bientôt plus à répondre aux attentes toujours plus élevées des nouvelles technologies. De nouvelles architectures doivent alors être envisagées pour épauler puis, à terme, remplacer la technologie BULK. Dans ce contexte, cette thèse porte sur l'étude, la fabrication et la caractérisation électrique des architectures à film mince que sont le SOI localisé (ou LSOI) et le double grille planaire à grille enrobante (ou GAA). Les résultats obtenus mettent ainsi en évidence l'intérêt de ces dispositifs qui permettent une réduction du courant de fuite (et donc de la consommation), un excellent contrôle des effets électrostatiques et fonctionnent sans dopage canal (faible variabilité) tout en proposant de très bonnes performances statiques. L'impact d'une orientation de substrat (110) sur les propriétés de transport dans les transistors LSOI est également étudié. Ce travail de thèse garde comme ligne de mire la réalisation d'une plateforme basse consommation complète, impliquant une éventuelle intégration hybride avec des dispositifs BULK et la possibilité d'offrir plusieurs niveaux de tension de seuil, le tout sur une même puce. / For more than 50 years, microelectronic industry is driven by a race to the miniaturisation of its central element, the MOS transistor, to improve the integration density, the performances and the cost of the electronic integrated circuits. Since the adoption of 100nm node, the only reduction of the dimensions of the transistor is no more sufficient and new technological modules (use of strain, high-k/metal gatestack…) have been introduced. However, conventional MOSFET, even opimized, will soon be unable to reach the specifications, always higher, of new technologies. Then, new structures should be considered to help and, finally, to replace the BULK technology. In this context, the work concerns the study, the fabrication and the electrical characterization of the thin film devices : Localized-SOI (LSOI) and planar gate-all-around (GAA). The obtained resultats point out the interest of such devices which allow the reduction of the leakage current (and thus the consumption), an excellent control of electrostatics and are able to work with an undoped channel while offering very good static performances. Impact of (110) substrates on transport properties in LSOI transistors is also studied. This work focuses on the integration of a full low-power platform, what induces the possibility of an hybrid integration with BULK devices and to offer several threshold voltages, everything on the same chip.

Le but de cette thèse est de réaliser et d’étudier les propriétés électroniques d’un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d’augmenter la densité d’intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d’un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC. / The goal of this thesis is to build and characterize nanowire based field-effect-transistors. These FET will have either back or wrapping gate using standard CMOS process. Theses transistors will allow us to increase the integration density in back end stages of IC's fabrication and add new functionnalities suc as reconfigurable interconnections. The thesis will be done in collaboration between LTM/CNRS and CEA/INAC/SP2M/SiNaPS laboratories using the PTA facilities located in MINATEC.