Since its introduction in 1993, the turbo coding error-correction technique has generated a tremendous interest due to its near Shannon-limit performance. Two key innovations of turbo codes are parallel concatenated encoding and iterative decoding. In its IMT-2000 initiative, the International Telecommunication Union (ITU) adopted turbo coding as a channel coding standard for Third-Generation (3G) wireless high-speed (up to 2 Mbps) data services (cdma2000 in North America and W-CDMA in Japan and Europe). For battery-powered hand-held wireless terminals, energy consumption is a major concern. In this thesis, a new design for an energy-efficient turbo decoder that is suitable for 3G wireless high-speed data terminals is proposed. The Log-MAP decoding algorithm is selected for implementation of the constituent Soft-Input/Soft-Output (SISO) decoder; the algorithm is approximated by a fixed-point representation that achieves the best performance/complexity tradeoff. To attain energy reduction, a two-stage design approach is adopted. First, a novel dynamic-iterative technique that is appropriate for both good and poor channel conditions is proposed, and then applied to reduce energy consumption of the turbo decoder. Second, a combination of architectural-level techniques is applied to obtain further energy reduction; these techniques also enhance throughput of the turbo decoder and are area-efficient. The turbo decoder design is coded in the VHDL hardware description language, and then synthesized and mapped to a 0. 18<i>&mu;</i>m CMOS technology using the standard-cell approach. The designed turbo decoder has a maximum data rate of 5 Mb/s (at an upper limit of five iterations) and is 3G-compatible. Results show that the adopted two-stage design approach reduces energy consumption of the turbo decoder by about 65%. A prototype for the new turbo codec (encoder/decoder) system is implemented on a Xilinx XC2V6000 FPGA chip; then the FPGA is tested using the CMC Rapid Prototyping Platform (RPP). The test proves correct functionality of the turbo codec implementation, and hence feasibility of the proposed turbo decoder design.

Since its introduction in 1993, the turbo coding error-correction technique has generated a tremendous interest due to its near Shannon-limit performance. Two key innovations of turbo codes are parallel concatenated encoding and iterative decoding. In its IMT-2000 initiative, the International Telecommunication Union (ITU) adopted turbo coding as a channel coding standard for Third-Generation (3G) wireless high-speed (up to 2 Mbps) data services (cdma2000 in North America and W-CDMA in Japan and Europe). For battery-powered hand-held wireless terminals, energy consumption is a major concern. In this thesis, a new design for an energy-efficient turbo decoder that is suitable for 3G wireless high-speed data terminals is proposed. The Log-MAP decoding algorithm is selected for implementation of the constituent Soft-Input/Soft-Output (SISO) decoder; the algorithm is approximated by a fixed-point representation that achieves the best performance/complexity tradeoff. To attain energy reduction, a two-stage design approach is adopted. First, a novel dynamic-iterative technique that is appropriate for both good and poor channel conditions is proposed, and then applied to reduce energy consumption of the turbo decoder. Second, a combination of architectural-level techniques is applied to obtain further energy reduction; these techniques also enhance throughput of the turbo decoder and are area-efficient. The turbo decoder design is coded in the VHDL hardware description language, and then synthesized and mapped to a 0. 18<i>&mu;</i>m CMOS technology using the standard-cell approach. The designed turbo decoder has a maximum data rate of 5 Mb/s (at an upper limit of five iterations) and is 3G-compatible. Results show that the adopted two-stage design approach reduces energy consumption of the turbo decoder by about 65%. A prototype for the new turbo codec (encoder/decoder) system is implemented on a Xilinx XC2V6000 FPGA chip; then the FPGA is tested using the CMC Rapid Prototyping Platform (RPP). The test proves correct functionality of the turbo codec implementation, and hence feasibility of the proposed turbo decoder design.

Floating-gate transistors similar to those used in FLASH and EEPROM can be used to build reconfigurable analog arrays. The charge on the floating gate can be modified to pass or block a signal in a cross-bar switch matrix, or it can be finely tuned to eliminate a threshold difference across a chip or set a bias. By using such a compact and versatile reconfigurable analog memory element, the number of analog circuit components included on an integrated circuit that is field-programmable is significantly higher. As a result, large-scale FPAAs can be built with the same impact on analog design that FPGAs have had on digital design. In my research, I investigate the areas floating-gate transistors can be used to impact FPAA design and implementation. An FPAA can be broken up into two basic components, elements of connection and elements of computation. With respect to connection, I show that a floating-gate switch can be used in a cross-bar matrix in place of a transmission gate resulting in less parasitic capacitance and a more linear resistance for the same size transistor. I illuminate the programming issues relating to injecting a floating-gate for use as a switch, including the drain selection circuitry and rogue injection due to gate induced drain leakage. With respect to computation, I explain how a Multiple-Input Translinear Element, or MITE, can be augmented to fit in an FPAA framework. I also discuss two different MITE implementations compatible with CMOS technology, a subthreshold MOS design and a BJT MITE that uses a lateral BJT. Beyond FPAA components, I present two alternative FPAA systems. The first is a general purpose reconfigurable analog system that uses standard analog design components that have been augmented with floating-gates. The second FPAA is built upon MITE circuits, and is focused on supporting direct system synthesis. I conclude with a discussion of a future large-scale MITE FPAA.

Increasing societal demand for automation has led to considerable efforts to control large-scale complex systems, especially in the area of autonomous intelligent control methods. The control system of a large-scale complex system needs to satisfy four system level requirements: robustness, flexibility, reusability, and scalability. Corresponding to the four system level requirements, there arise four major challenges. First, it is difficult to get accurate and complete information. Second, the system may be physically highly distributed. Third, the system evolves very quickly. Fourth, emergent global behaviors of the system can be caused by small disturbances at the component level. The Multi-Agent Based Control (MABC) method as an implementation of distributed intelligent control has been the focus of research since the 1970s, in an effort to solve the above-mentioned problems in controlling large-scale complex systems. However, to the author's best knowledge, all MABC systems for large-scale complex systems with significant uncertainties are problem-specific and thus difficult to extend to other domains or larger systems. This situation is partly due to the control architecture of multiple agents being determined by agent to agent coupling and interaction mechanisms. Therefore, the research objective of this dissertation is to develop a comprehensive, generalized framework for the control system design of general large-scale complex systems with significant uncertainties, with the focus on distributed control architecture design and distributed inference engine design. A Hybrid Multi-Agent Based Control (HyMABC) architecture is proposed by combining hierarchical control architecture and module control architecture with logical replication rings. First, it decomposes a complex system hierarchically; second, it combines the components in the same level as a module, and then designs common interfaces for all of the components in the same module; third, replications are made for critical agents and are organized into logical rings. This architecture maintains clear guidelines for complexity decomposition and also increases the robustness of the whole system. Multiple Sectioned Dynamic Bayesian Networks (MSDBNs) as a distributed dynamic probabilistic inference engine, can be embedded into the control architecture to handle uncertainties of general large-scale complex systems. MSDBNs decomposes a large knowledge-based system into many agents. Each agent holds its partial perspective of a large problem domain by representing its knowledge as a Dynamic Bayesian Network (DBN). Each agent accesses local evidence from its corresponding local sensors and communicates with other agents through finite message passing. If the distributed agents can be organized into a tree structure, satisfying the running intersection property and d-sep set requirements, globally consistent inferences are achievable in a distributed way. By using different frequencies for local DBN agent belief updating and global system belief updating, it balances the communication cost with the global consistency of inferences. In this dissertation, a fully factorized Boyen-Koller (BK) approximation algorithm is used for local DBN agent belief updating, and the static Junction Forest Linkage Tree (JFLT) algorithm is used for global system belief updating. MSDBNs assume a static structure and a stable communication network for the whole system. However, for a real system, sub-Bayesian networks as nodes could be lost, and the communication network could be shut down due to partial damage in the system. Therefore, on-line and automatic MSDBNs structure formation is necessary for making robust state estimations and increasing survivability of the whole system. A Distributed Spanning Tree Optimization (DSTO) algorithm, a Distributed D-Sep Set Satisfaction (DDSSS) algorithm, and a Distributed Running Intersection Satisfaction (DRIS) algorithm are proposed in this dissertation. Combining these three distributed algorithms and a Distributed Belief Propagation (DBP) algorithm in MSDBNs makes state estimations robust to partial damage in the whole system. Combining the distributed control architecture design and the distributed inference engine design leads to a process of control system design for a general large-scale complex system. As applications of the proposed methodology, the control system design of a simplified ship chilled water system and a notional ship chilled water system have been demonstrated step by step. Simulation results not only show that the proposed methodology gives a clear guideline for control system design for general large-scale complex systems with dynamic and uncertain environment, but also indicate that the combination of MSDBNs and HyMABC can provide excellent performance for controlling general large-scale complex systems.

Today’s feature-rich multimedia products require embedded system solution with complex System-on-Chip (SoC) to meet market expectations of high performance at low cost and lower energy consumption. SoCs are complex designs with multiple embedded processors, memory subsystems, and application specific peripherals. The memory architecture of embedded SoCs strongly influences the area, power and performance of the entire system. Further, the memory subsystem constitutes a major part (typically up to 70%) of the silicon area for the current day SoC. The on-chip memory organization of embedded processors varies widely from one SoC to another, depending on the application and market segment for which the SoC is deployed. There is a wide variety of choices available for the embedded designers, starting from simple on-chip SPRAM based architecture to more complex cache-SPRAM based hybrid architecture. The performance of a memory architecture also depends on how the data variables of the application are placed in the memory. There are multiple data layouts for each memory architecture that are efficient from a power and performance viewpoint. Further, the designer would be interested in multiple optimal design points to address various market segments. Hence a memory architecture exploration for an embedded system involves evaluating a large design space in the order of 100,000 of design points and each design points having several tens of thousands of data layouts. Due to its large impact on system performance parameters, the memory architecture is often hand-crafted by experienced designers exploring a very small subset of this design space. The vast memory design space prohibits any possibility for a manual analysis. In this work, we propose an automated framework for on-chip memory architecture exploration. Our proposed framework integrates memory architecture exploration and data layout to search the design space efficiently. While the memory exploration selects specific memory architectures, the data layout efficiently maps the given application on to the memory architecture under consideration and thus helps in evaluating the memory architecture. The proposed memory exploration framework works at both logical and physical memory architecture level. Our work addresses on-chip memory architecture for DSP processors that is organized as multiple memory banks, with each back can be a single/dual port banks and with non-uniform bank sizes. Further, our work also address memory architecture exploration for on-chip memory architectures that is SPRAM and cache based. Our proposed method is based on multi-objective Genetic Algorithm based and outputs several hundred Pareto-optimal design solutions that are interesting from a area, power and performance viewpoints within a few hours of running on a standard desktop configuration.

Στα πλαίσια της παρούσας διατριβής διερευνήθηκε – τόσο σε πειραματικό όσο και σε αναλυτικό επίπεδο – η ενίσχυση των τοιχοπληρώσεων σε πλαίσια ΟΣ με μια νέα τεχνική που κάνει χρήση ενός προηγμένου σύνθετου υλικού γνωστού ως «Ινοπλέγματα σε Ανόργανη Μήτρα (ΙΑΜ)». Η τεχνική αυτή αποτελεί εναλλακτική πρόταση ενίσχυσης έναντι άλλων, συμβατικών και μη, τεχνικών και χαρακτηρίζεται από την ευκολία εφαρμογής της, τις εξαιρετικές ιδιότητες του υλικού καθώς και τα συγκριτικά πλεονεκτήματα του τελευταίου έναντι ανταγωνιστικών υλικών για τον ίδιο σκοπό, όπως τα ινοπλισμένα πολυμερή. Για τη διερεύνηση της αποδοτικότητας της νέας τεχνικής σχεδιάσθηκε και εκτελέστηκε ένα πολύπλευρο πειραματικό πρόγραμμα. Αρχικά αναπτύχθηκε ένα νέου είδους αγκύριο με βάση τα πλέγματα ινών, το οποίο δοκιμάσθηκε ως μέσο σύνδεσης μεταξύ στοιχείων τοιχοποιίας και σκυροδέματος. Όπως έδειξαν πειραματικές δοκιμές για τη σύνδεση τοιχοποιίας-στοιχείων σκυροδέματος, τα αγκύρια που αναπτύχθηκαν αποδείχθηκαν επαρκώς αποτελεσματικά ώστε να χρησιμοποιηθούν στο δεύτερο - και κυρίως μέρος - του πειραματικού προγράμματος, το οποίο περιελάμβανε δοκιμές σε τριώροφα τοιχοπληρωμένα πλαίσια. Στα πλαίσια του δεύτερου μέρους του πειραματικού προγράμματος κατασκευάσθηκαν και δοκιμάσθηκαν, σε εντός επιπέδου ανακυκλιζόμενη φόρτιση, δύο τοιχοπληρωμένα πλαίσια μεγάλης κλίμακας (2/3). Το ένα εξ αυτών δοκιμάσθηκε χωρίς να ενισχυθεί και απετέλεσε το δοκίμιο αναφοράς, ενώ το άλλο δοκιμάσθηκε μετά την ενίσχυσή του με μανδύες ΙΑΜ και την υλοποίηση αγκύρωσης/σύνδεσης της τοιχοπλήρωσης με τα περιμετρικά μέλη του πλαισίου. Επιπλέον των δοκιμών κυκλικής φόρτισης, πραγματοποιήθηκαν και δοκιμές ελεύθερης ταλάντωσης για τη μελέτη της επιρροής των τοιχοπληρώσεων – ενισχυμένων και μη – στα δυναμικά χαρακτηριστικά του πλαισίου. Τα αποτελέσματα των δοκιμών στα τριώροφα τοιχοπληρωμένα πλαίσια κατέδειξαν τη συμβολή της νέας τεχνικής στη βελτίωση της απόκρισης του πλαισίου με αύξηση της αντοχής του σε πλευρική φόρτιση, της ικανότητας παραμόρφωσής του και της ικανότητας ανάλωσης ενέργειας. Το τρίτο μέρος της έρευνας επικεντρώθηκε στην ανάπτυξη αναλυτικού προσομοιώματος, το οποίο βασίσθηκε στη χρήση γραμμικών στοιχείων θλιπτήρα-ελκυστήρα για την προσομοίωση της απόκρισης των τοιχοπληρώσεων (ενισχυμένων και μη). Για τον υπολογισμό των ιδιοτήτων του θλιπτήρα έγινε χρήση αναλυτικών σχέσεων από τη βιβλιογραφία, ενώ για τον υπολογισμό των ιδιοτήτων του ελκυστήρα αναπτύχθηκε κατάλληλη αναλυτική μεθοδολογία. Για τον προσδιορισμό συγκεκριμένων παραμέτρων που απαιτούνταν για το αναλυτικό προσομοίωμα της ενισχυμένης τοιχοπλήρωσης, διεξήχθησαν πρόσθετες δοκιμές και συγκεκριμένα, δοκιμές εφελκυσμού ΙΑΜ, δοκιμές κεντρικής θλίψης τοιχοσωμάτων – ενισχυμένων και μη – και δοκιμές διαγώνιας θλίψης τοιχοσωμάτων – ενισχυμένων και μη. Οι πειραματικά προσδιορισμένες ιδιότητες του υλικού της ενίσχυσης (όπως η εφελκυστική του αντοχή και το μέτρο ελαστικότητας) καθώς και οι ιδιότητες των τοιχοσωμάτων (όπως η θλιπτική αντοχή, η διατμητική τάση ρηγμάτωσης, το μέτρο ελαστικότητας και το μέτρο διάτμησης) χρησιμοποιήθηκαν ως τιμές των αντίστοιχων παραμέτρων του αναλυτικού προσομοιώματος. Τα παραπάνω στοιχεία ενσωματώθηκαν σε λογισμικό ανοικτού κώδικα για τη μη-γραμμική ανάλυση κατασκευών, στο οποίο τα μέλη του πλαισιακού φορέα (δοκοί και υποστυλώματα) προσομοιώνονται με γραμμικά στοιχεία συγκεντρωμένης ανελαστικότητας στα άκρα τους. Για την προσομοίωση των δύο πειραματικών δοκιμίων (μη ενισχυμένο και ενισχυμένο τοιχοπληρωμένο τριώροφο πλαίσιο) πραγματοποιήθηκαν σειρές αναλύσεων με στόχο την βαθμονόμηση-επαλήθευση του αναλυτικού προσομοιώματος. Βάσει των αναλύσεων προέκυψε ότι το αναλυτικό προσομοίωμα μπορεί να αναπαράγει με καλή ακρίβεια την απόκριση των πειραματικών δοκιμίων. Η διατριβή χωρίζεται σε επτά κεφάλαια. Στο Κεφάλαιο 1 πραγματοποιείται η εισαγωγή στο αντικείμενο της εργασίας και στο πρόβλημα το οποίο επιχειρεί να αντιμετωπίσει. Στο πλαίσιο της περιγραφής του προβλήματος παρουσιάζονται συνοπτικά οι υφιστάμενες τεχνικές αντιμετώπισης, οι οποίες είτε εφαρμόζονται στο πεδίο είτε έχουν διερευνηθεί πειραματικά. Στο Κεφάλαιο 2 περιγράφεται συνοπτικά το υλικό το οποίο χρησιμοποιείται στη νέα τεχνική που αναπτύσσεται στην παρούσα εργασία, δηλαδή τα «Ινοπλέγματα σε Ανόργανη Μήτρα (ΙΑΜ)», μαζί με μία σύντομη ανασκόπηση των ερευνητικών εργασιών της διεθνούς βιβλιογραφίας που κάνουν χρήση των ΙΑΜ σε εφαρμογές ενισχύσεων στοιχείων οπλισμένου σκυροδέματος (ΟΣ) και τοιχοποιίας. Το Κεφάλαιο 3 αποτελεί ένα μικρό κεφάλαιο στο οποίο περιγράφεται εποπτικά το σύνολο του πειραματικού προγράμματος το οποίο χωρίζεται σε τρία μέρη. Το πρώτο μέρος παρουσιάζεται στο Κεφάλαιο 4 και διερευνά τη σύνδεση μεταξύ μελών ΟΣ και τοιχοποιίας μέσω ΙΑΜ και ειδικά διαμορφούμενων αγκυρίων ινών. Στο Κεφάλαιο 5, το οποίο αποτελεί τον κορμό της παρούσας εργασίας, παρουσιάζεται το δεύτερο μέρος του πειραματικού προγράμματος που αποτελείται από δοκιμές σε τριώροφα τοιχοπληρωμένα πλαίσια μεγάλης κλίμακας. Η περιγραφή του τρίτου μέρους του πειραματικού προγράμματος, το οποίο περιλαμβάνει συμπληρωματικές δοκιμές για την υποστήριξη των αναλύσεων, ενσωματώνεται στο Κεφάλαιο 6 μαζί με την περιγραφή του αναλυτικού προσομοιώματος και των αριθμητικών αναλύσεων. Τέλος, στο Κεφάλαιο 7 πραγματοποιείται η σύνοψη της εργασίας και η παράθεση των συμπερασμάτων που προκύπτουν από αυτή. / The subject of the present thesis is the experimental and analytical investigation of strengthening masonry infilled reinforced concrete (RC) frames with Textile-Reinforced Mortar (TRM). The proposed strengthening technique comprises the application of externally applied TRM layers on the infills surfaces and the connection to the surrounding RC frame members. TRM is a composite material which comprise fibers in form of textiles in combination with inorganic matrices (such as cement based mortars). The experimental campaign includes tests on small-scale specimens (i.e. masonry subassemblies) as well as on large-scale specimens (3-story masonry infilled RC frames). In the framework of the first part of the experimental campaign different methods of masonry infill-concrete connection are examined by developing and testing textile-based anchors. The parameters under investigation include mainly the type of boundary conditions at the masonry-concrete interface, the geometry and fiber volume of anchors and the type and number of layers of the textile. It is concluded that the anchors developed in this study enable the transfer of substantial tensile forces between masonry and concrete. The second part of the experimental campaign includes the application of TRM on nearly full-scale, as-built and retrofitted, 3-storey frames, subjected to in-plane cyclic loading. The results of testing a 2:3 scale, as-built frame representing typical structures with non-seismic design and detailing characteristics and of a companion frame retrofitted via TRM jacketing are compared in terms of the efficiency of the proposed technique to enhance the strength and deformation characteristics. Additionally, in order to determine the dynamic characteristics of the frames free vibration tests are performed in three different stages of their construction (bare frame; infilled-frame; retrofitted-infilled frame). It is concluded that the proposed strengthening technique is very effective in increasing the lateral strength, the deformation capacity, the initial elastic stiffness as well as the dissipating energy of the infilled frames. The last part of the thesis presents an analytical approach for modeling the behavior of TRM-retrofitted infilled RC frames under seismic loading. The model falls into the discrete diagonal-element type and is based on the use of a single-strut and single-tie elements to represent the infill panel and it builds on the results of the experimental campaign. The model is implemented in a nonlinear finite-element code, with the parameters of the diagonal elements being determined from a series of tests on TRM coupons and masonry specimens. The results of the numerical analyses are compared with the experimental data and is concluded that the model adequately accounts for the TRM-strengthening contribution to the global response of masonry-infilled frames.

Οι μονάδες επεξεργασίας δεδομένων αποτελούν τις βασικές δομικές μονάδες όλων των μικροεπεξεργαστών. Κάποια από τα κυκλώματα αυτής της κατηγορίας υλοποιούν τις βασικές αριθμητικές πράξεις πάνω σε δεδομένα τόσο σταθερής όσο και κινητής υποδιαστολής, ενώ κάποια άλλα αναλαμβάνουν την αναδιοργάνωση των δεδομένων αυτών για την επιτάχυνση του υπολογισμού. Σε επεξεργαστές ειδικού σκοπού, όπως οι επεξεργαστές πολυμέσων και γραφικών, οι μονάδες επεξεργασίας δεδομένων καταλαμβάνουν περισσότερο από το 30% του ολοκληρωμένου και η αποτελεσματική σχεδίαση τους έχει άμεσο αντίκτυπο στην απόδοση ολόκληρου του συστήματος. Στο μέλλον, αναμένεται πως ακόμα και οι επεξεργαστές γενικού σκοπού, θα είναι εξοπλισμένοι από εξειδικευμένους επιταχυντές, οι οποίοι θα εκτελούν απ’ ευθείας σε υλικό σύνθετους αλγορίθμους με μεγάλες υπολογιστικές απαιτήσεις. Η βάση όλων των προτεινόμενων λύσεων σ’ αυτή τη διατριβή είναι η αναλυτική εύρεση ενός εγγενώς απλούστερου αλγορίθμου, ο οποίος θα επιτρέπει την αποτελεσματική υλοποίηση των αντίστοιχων κυκλωμάτων ανεξάρτητα από την τεχνολογία που θα χρησιμοποιηθεί και από τους επιπλέον περιορισμούς που τυχόν θα επιβληθούν στο μέλλον κατά την κατασκευή των κυκλωμάτων αυτών. Η ανάλυση και τα πειραματικά αποτελέσματα που συλλέξαμε βασίζονται τόσο σε υλοποιήσεις σε επίπεδο τρανζίστορ, που είναι η κύρια μέχρι τώρα πρακτική σχεδίασης των μικροεπεξεργαστών υψηλών επιδόσεων, όσο και σε πλήρως αυτοματοποιημένες υλοποιήσεις. Φυσικά, στη δεύτερη περίπτωση η απόδοση των κυκλωμάτων επιβαρύνεται, τόσο σε καθυστέρηση όσο και σε ενέργεια, εξαιτίας των περιορισμών των αυτοματοποιημένων εργαλείων και την αναγκαστική χρήση των προσχεδιασμένων βιβλιοθηκών βασικών πυλών. Η μελέτη που πραγματοποιήσαμε στοχεύει στην πλήρη εξερεύνηση του χώρου λύσεων των κυκλωμάτων αυτών. Η ανάλυση της συμπεριφοράς τους πραγματοποιήθηκε χρησιμοποιώντας τις βέλτιστες καμπύλες της ενέργειας ως προς την καθυστέρηση, οι οποίες αποτελούν τον πιο έγκυρο τρόπο περιγραφής της απόδοσης ενός κυκλώματος. Τα κυκλώματα που παρουσιάζονται ανήκουν σε τρεις βασικές κατηγορίες. Στην πρώτη ανήκουν οι αθροιστές παράλληλου προθέματος, που χρησιμοποιούν τα κρατούμενα του Ling για την υλοποίηση της δυαδικής πρόσθεσης. Τα κρατούμενα που προτάθηκαν από τον Ling αποτελούν απλοποιημένες μορφές των κλασικών σχέσεων πρόβλεψης κρατουμένου και χρησιμοποιούνται αυτή τη στιγμή στην πλειοψηφία των εμπορικών επεξεργαστών. Το νέο κύκλωμα, που προτείναμε, αποτελεί ουσιαστικά τη γενίκευση των σχέσεων αυτών, επιτρέποντας την υλοποίηση τους με απλοποιημένες δομές παράλληλου προθέματος, με αποτέλεσμα τη μείωση τόσο της καθυστέρησης όσο και της απαιτούμενης ενέργειας. Η νέα τεχνική οδηγεί σε γρηγορότερα κυκλώματα ανεξάρτητα από τη λογική οικογένεια που θα χρησιμοποιηθεί (στατική ή δυναμική CMOS λογική) και το δένδρο παράλληλου προθέματος που θα επιλεγεί. Η δεύτερη κατηγορία αναφέρεται σε κυκλώματα αναδιάταξης των δεδομένων που είναι αποθηκευμένα μέσα στους καταχωρητές του επεξεργαστή. Η αποδοτική αναδιάταξη των δεδομένων καταλήγει να είναι σε πολλούς αλγορίθμους (κρυπτογραφία, ψηφιακή επεξεργασία σήματος, πολυμέσα) τόσο αναγκαία όσο και η γρήγορη υλοποίηση των βασικών αριθμητικών πράξεων, αλλά και η ταχεία επικοινωνία με τη μνήμη. H προσπάθεια μας εστιάστηκε στην αποδοτική υλοποίηση μιας γενικής εντολής αναδιάταξης δεδομένων, στοχεύοντας σε όσο το δυνατόν ταχύτερες υλοποιήσεις. Όλες οι εκδοχές που προτείναμε στηρίζονται σε μια νέα μορφή δικτύων ταξινόμησης, η οποία μας επιτρέπει να παρέχουμε λύσεις που είναι σημαντικά πιο αποδοτικές σε σχέση με τις ήδη υπάρχουσες. Τα κυκλώματα που προτείνουμε κατασκευάζονται με τη χρήση ενός μόνο κελιού υπολογισμού (διαφορετικό για κάθε δίκτυο ταξινόμησης) και διατηρούν μια πλήρως κανονική δομή. Το στοιχείο αυτό, συμβάλλει, πέρα από τη βελτίωση της απόδοσης, στην αποτελεσματικότερη χωροθέτηση του κυκλώματος και στη μείωση των αρνητικών επιδράσεων των γραμμών διασύνδεσης. Η τελευταία κατηγορία κυκλωμάτων αναφέρεται σε κυκλώματα που χρησιμοποιούνται για την υλοποίηση της πρόσθεσης αριθμών κινητής υποδιαστολής. Τα κυκλώματα που προτείνουμε χρησιμοποιούνται στα πιο κρίσιμα στάδια, από πλευράς καθυστέρησης, του υπολογισμού του αθροίσματος και αφορούν στην πρόσθεση των μεγεθών και στην κανονικοποίηση του αποτελέσματος. Αρχικά, περιγράφουμε μια εναλλακτική προσέγγιση για την υλοποίηση των αθροιστών μεγέθους των αριθμών κινητής υποδιαστολής. Οι νέες μονάδες εκμεταλλεύονται την αναπαράσταση συμπληρώματος ως προς ένα και τις γρήγορες μονάδες υπολογισμού του κρατουμένου, που βασίζονται στην τεχνική παράλληλου προθέματος. Προτείνουμε μια ενοποιημένη μεθοδολογία για το πως μπορούμε να παράγουμε δομές παράλληλου προθέματος ανεξάρτητα από το μέγεθος της λέξης εισόδου, ενώ καταφέρνουμε να ενώσουμε για πρώτη φορά τις απλοποιημένες σχέσεις κρατουμένου του Ling με την πρόσθεση αριθμών που ακολουθούν την αναπαράσταση συμπληρώματος ως προς ένα. Στη συνέχεια, περιγράφεται ένας νέος απλός τρόπος για την υλοποίηση της πρόβλεψης και της μέτρησης των προπορευόμενων μηδενικών που εμφανίζονται στα αποτελέσματα των πράξεων αριθμών κινητής υποδιαστολής. Με τη χρήση των νέων κυκλωμάτων η κανονικοποίηση του αποτελέσματος μπορεί να πραγματοποιηθεί σε λιγότερο χρόνο και με σημαντικά μικρότερη ενέργεια. / Data processing units (or simply datapath) constitute a major part of all microprocessors. They take over the execution of all arithmetic operations either of fixed point or floating-point data, while they are also responsible for the execution of the needed data rearrangements in order to speed up the computation. In application-specific processors used for media and graphics applications, datapath circuits occupy more than one third of the processor’s core area and their efficient design directly affects the energy-delay behavior of the whole circuit. In the near future, it is expected that even general-purpose processors will be equipped we specialized accelerators that will execute directly in hardware complex algorithms with large computational demands. The basis of all circuits presented in this thesis is the derivation of an inherently simpler algorithm that would allow their efficient implementation irrespective the technology used and the constraints that would be imposed in the future, concerning the reliable and more predictable circuit fabrication in very deep submicron technologies. Our analysis relies on full-custom transistor-level designs that is the most common technique employed in high-performance microprocessor design. The performance of some of the presented circuits has also been investigated using an automated design flow. It is expected that, in these cases, the performance of the presented circuits will be aggravated due to the limitations imposed by the design automation tools and the available standard cell library. In this study, we aim at fully exploring the design space of our circuits. For this reason, we derived an optimal energy-delay curve for each one of the examined circuits in order to analyze its behavior. An energy-delay curve is the most reliable metric for presenting the performance of a circuit and allows the designer to perform a fair comparison among various design alternatives and circuit topologies. The new circuits presented in this thesis belong to three categories. In the first class, we find the parallel prefix adders that adopt the carries proposed by Ling. These carries are a simplified form of the classic carry lookahead equations and they are used at the moment in the majority of commercial high-speed microprocessors. The newly proposed circuits are based on a transformation of the Ling carries that leads to more efficient parallel prefix structures, which are better suited for Ling-carry computation. This new technique offers faster implementations irrespective the logic family used (either static or dynamic CMOS) and the prefix structure selected for the implementation. The second class refers to circuits that rearrange the data stored inside one or more of the processor’s registers. Efficient data rearrangement ends up being, in many cases, such as cryptography, digital signal processing, and multimedia applications, as essential as the fast implementation of basic arithmetic operations and the high bandwidth processor-memory communication. Our effort has focused on the efficient implementation of one of the most versatile permutation instruction, aiming to the reduction of the delay of the corresponding circuit. The design of the proposed permutation units is put under a common framework and their functionality resembles that of sorting networks. All the presented variants are designed using a single processing element (different for each sorting network) and have a very regular structure. This fact significantly contributes to the delay reduction because of the regular placement of the circuits’ cells that also alleviates the interconnect delay overhead. The last class of circuits is used for the implementation of high-speed floating-point units. The proposed circuits participate in two of the most time critical parts of any floating-point adder that is the significand (or fraction) adder and the result normalization unit. At first, we describe an alternative implementation of the significant adder that employs the one’s complement representation in order to reduce the delay of the circuit. The proposed parallel-prefix structures are derived using a general design methodology that leads to efficient designs irrespective the wordlength of the input operands. Also, we managed for the first time to produce simplified parallel-prefix carry computation units for the case of one’s complement addition that rely on the definition of Ling carries. Secondly, we describe a simple and practical algorithm for counting the number of leading zeros that may appear in the result of floating-point addition. New circuits are also presented that simplify the design of the corresponding leading zero anticipation logic. Using the proposed structures, normalization can be performed with less delay and significantly reduced power dissipation compared to already known implementations.

No description available.

Computational tools such as finite element analysis and simulation are commonly used for system performance analysis and validation. It is often impractical to rely exclusively on the high-fidelity simulation model for design activities because of high computational costs. Mathematical models are typically constructed to approximate the simulation model to help with the design activities. Such models are referred to as “metamodel.” The process of constructing a metamodel is called “metamodeling.” Metamodeling, however, faces eminent challenges that arise from high-dimensionality of underlying problems, in addition to the high computational costs and unknown function properties (that is black-box functions) of analysis/simulation. The combination of these three challenges defines the so-called high-dimensional, computationally-expensive, and black-box (HEB) problems. Currently there is a lack of practical methods to deal with HEB problems. This dissertation, by means of surveying existing techniques, has found that the major deficiency of the current metamodeling approaches lies in the separation of the metamodeling from the properties of underlying functions. The survey has also identified two promising approaches - mapping and decomposition - for solving HEB problems. A new analytic methodology, radial basis function–high-dimensional model representation (RBF-HDMR), has been proposed to model the HEB problems. The RBF-HDMR decomposes the effects of variables or variable sets on system outputs. The RBF-HDMR, as compared with other metamodels, has three distinct advantages: 1) fundamentally reduces the number of calls to the expensive simulation in order to build a metamodel, thus breaks/alleviates exponentially-increasing computational difficulty; 2) reveals the functional form of the black-box function; and 3) discloses the intrinsic characteristics (for instance, linearity/nonlinearity) of the black-box function. The RBF-HDMR has been intensively tested with mathematical and practical problems chosen from the literature. This methodology has also successfully applied to the power transfer capability analysis of Manitoba-Ontario Electrical Interconnections with 50 variables. The test results demonstrate that the RBF-HDMR is a powerful tool to model large-scale simulation-based engineering problems. The RBF-HDMR model and its constructing approach, therefore, represent a breakthrough in modeling HEB problems and make it possible to optimize high-dimensional simulation-based design problems.

Recently, microelectronics designs have reached extremely high operating frequencies as well as very small die and package sizes. This has made signal integrity an important bottleneck in the design process, and resulted in the inclusion of signal integrity simulation in the computer aided design flow. However, such simulations are often difficult because in many cases it is impossible to derive analytical models for certain passive elements, and the only available data are frequency-domain measurements or full-wave simulations. Furthermore, at such high frequencies these components are distributed in nature and require a large number of poles to be properly characterized. Simple lumped equivalent circuits are therefore difficult to obtain, and more systematic approaches are required. In this thesis we study the Vector Fitting techniques for obtaining such equivalent model and propose a more streamlined approach for preserving passivity while maintaining accuracy.