La miniaturisation des transistors CMOS permet d'améliorer les performances, la densité d'intégration et le coût des circuits intégrés. Cependant, de nos jours, le transistor se heurte à des limitations physiques. Afin de perpétuer l'accroissement des performances, l'intégration de nouveaux matériaux devient incontournable. En particulier, l'oxyde d'hafnium, du fait de sa haute permittivité et de sa large bande interdite est largement étudié afin de remplacer l'oxyde de grille standard. L'utilisation du HfO2 vise ainsi à améliorer le compromis épaisseur d'oxyde/ courant de fuite. Dans ce contexte, ce travail porte sur l'élaboration, la caractérisation et l'intégration de films de HfO2 déposé par la technique MOCVD en phase liquide pulsée. La présence du système d'injection et l'utilisation d'une large fenêtre de procédé favorisent la croissance de films selon différentes phases cristallines. Selon la phase en présence, des constantes diélectriques de l'ordre de 20 et d'autres de l'ordre de 30 sont obtenues. Cette étude met aussi en évidence la présence d'une épaisseur de transition cristalline ainsi que la nature nano-cristallisée des films de HfO2. Ces différentes analyses ouvrent la voie à l'emploi de techniques de caractérisations non destructives qui peuvent être employées dans l'environnement salle blanche. L'ensemble de ces travaux ont permis la mise en place d'un procédé de référence, avec une EOT de 1,1 nm et une densité de courant de fuite de 0,84 A/cm², résultats en accord avec l'ITRS pour les applications haute performance

With the MOSFET scaling practice, the performance of IC devices is improved tremendously as we experienced in the last decades. However, the small semiconductor devices also bring some drawbacks among which the high gate leakage current is becoming increasingly serious. This thesis work is focused on the of gate leakage current reduction in thin oxide semiconductor devices. The method being studied is the Phonon Energy Coupling Enhancement (PECE) effect induced by Rapid Thermal Processing (RTP). The basic MOS capacitors are used to check improvements of leakage current reduction after appropriate RTP process. Through sets of experiments, it is found that after RTP in Helium environment could bring about four orders reduction in gate leakage current of MOS capacitors.

De nos jours, l'industrie de la microélectronique développe des nouvelles technologies qui permettent l'obtention d'applications du quotidien alliant rapidité, basse consommation et hautes performances. Pour cela, le transistor, composant actif élémentaire et indispensable de l'électronique, voit ses dimensions miniaturisées à un rythme effréné suivant la loi de Moore de 1965. Cette réduction de dimensions permet l'implémentation de plusieurs milliards de transistors sur des surfaces de quelques millimètres carrés augmentant ainsi la densité d'intégration. Ceci conduit à une production à des coûts de fabrication constants et offre des possibilités d'achats de produits performants à un grand nombre de consommateurs. Le MOSFET (Metal Oxide Semiconductor Field Effect Transistor), transistor à effet de champ, aussi appelé MOS, représente le transistor le plus utilisé dans les différents circuits issus des industries de la microélectronique. Ce transistor possède des longueurs électriques de 14 nm pour les technologies industrialisables les plus avancées et permet une densité intégration maximale spécialement pour les circuits numériques tels que les microprocesseurs. Le transistor bipolaire, dédié aux applications analogiques, fut inventé avant le transistor MOS. Cependant, son développement correspond à des noeuds technologiques de génération inférieure par rapport à celle des transistors MOS. En effet, les dimensions caractéristiques des noeuds technologiques les plus avancés pour les technologies BiCMOS sont de 55 nm. Ce type de transistor permet la mise en oeuvre de circuits nécessitant de très hautes fréquences d'opération, principalement dans le secteur des télécommunications, tels que les radars anticollisions automobiles fonctionnant à 77 GHz. Chacun de ces types de transistors possède ses propres avantages et inconvénients. Les avantages du transistor MOS reposent principalement en deux points qui sont sa capacité d'intégration et sa faible consommation lorsqu'il est utilisé pour réaliser des circuits logiques. Sachant que ces deux types de transistors sont, de nos jours, comparables du point de vue miniaturisation, les avantages offerts par le transistor bipolaire diffèrent de ceux du transistor MOS. En effet, le transistor bipolaire supporte des niveaux de courants plus élevés que celui d'un transistor MOS ce qui lui confère une meilleure capacité d'amplification de puissance. De plus, le transistor bipolaire possède une meilleure tenue en tension et surtout possède des niveaux de bruit électronique beaucoup plus faibles que ceux des transistors MOS. Ces différences notables entre les deux types de transistors guideront le choix des concepteurs suivant les spécifications des clients. L'étude qui suit concerne la fiabilité de ces deux types de transistors ainsi que celle de circuits pour les applications radio fréquences (RF) et aux longueurs d'ondes millimétriques (mmW) pour lesquels ils sont destinés. Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Concernant les transistors bipolaires peu d'études ont été réalisées. De plus peu d'études ont été menées sur l'impact de la fiabilité des transistors sur les circuits. L'objectif de ce travail est d'étudier le comportement de ces deux types de transistors mais aussi de les replacer dans le contexte de l'utilisateur en étudiant la fiabilité de quelques circuits parmi les plus usités dans les domaines hyperfréquence et millimétrique. Nous avons aussi essayé de montrer qu'il était possible de faire évoluer les règles de conception actuellement utilisées par les concepteurs tout en maintenant la fiabilité attendue par les clients.

L'objectif de ce travail est d'aborder la conception de réseaux d'adaptation d'impédance accordable (RAA) dans deux contextes bien distincts en radiofréquences : le RAA en faible signal et le RAA en fort signal.Concernant les aspects faible signal, des critères de performance de RAA ont été établis et étudiés. Une nouvelle expression générale de l'efficacité d'un RAA a été développée. Elle permet de prédire le rendement d'un RAA à partir des facteurs de qualité des composants dont on dispose dans une technologie donnée et du rapport de transformation à réaliser. Des abaques de couverture d'impédances en fonction des pertes d'insertion ont été calculés. Ils mettent en évidence les régions de couverture où le RAA apporte une amélioration à la performance du système, pour diverses topologies de RAA.Un démonstrateur sur PCB a été réalisé. Il est constitué de deux RAA, qui assurent l'adaptation simultanée d'un amplificateur de puissance sur une large plage d'impédances, comprises dans un cercle de l'abaque de Smith d'équation VSWR < 5 :1. La zone de couverture a été mesurée et présentée en fonction des pertes d'insertion, qui mettent en évidence les régions où les RAA contribuent à l'amélioration de la performance de l'amplificateur et celles où les pertes d'insertion du RAA n'arrivent pas à compenser le gain du à la réduction des coefficients de réflexion.Dans une seconde partie, la conception de RAA en fort signal a été traitée. L'objectif a été de présenter à la sortie d'un amplificateur de puissance les impédances qui optimisent son efficacité pour chaque puissance de travail. Un démonstrateur en technologie CMOS SOI 130 nm a été conçu et simulé. Il consiste en un amplificateur de puissance pour le standard WCDMA, fonctionnant à 900 MHz, et un RA accordable par des varactors MOS, capable de générer les impédances optimales correspondant à des puissances de sortie comprises entre 20 et 30 dBm. Les résultats ont mis en évidence le bénéfice apporté par l'insertion d'un RA accordable par rapport à un RA fixe.

L'essor de l'industrie micro-électronique au cours des dernières années n'aurait pas été possible sans les innovations en termes de procédés de fabrication de la technologie CMOS (Complementary Metal Oxide Semiconductor) induisant une amélioration continue des performances des composants. Ces innovations doivent relever les défis technologiques inhérents à la fois à la miniaturisation ainsi qu'à la diversification croissante des composants. En réponse à ces défis, des approches de modélisation de type TCAD (Technology Computer Aided Design), permettent de réduire nettement le temps et le coût de développement de ces nouvelles technologies. Dans ce cadre, cette thèse s'intéresse à l'élaboration de modèles TCAD permettant la prise en compte des différents mécanismes physiques ayant lieu lors de l'utilisation des procédés de fabrication avancés. Dans une première partie, les mécanismes de diffusion et d'activation pour des fortes doses d'implantation ont pu être étudiés notamment dans le cas de l'implantation plasma, technique très prometteuse pour des applications de dopage conforme dans les capteurs d'image ou transistors TriGates. La mise en évidence et la modélisation d'agrégats de bore-interstitiel de grande taille ont ainsi pu être menées pour des conditions de fort dopage. Dans une deuxième partie, la diffusion et le transfert d'espèces chimiques entre différents matériaux ont été évalués. Ainsi, la perte de dose de bore dans le silicium dans les empilements " espaceurs " ainsi que la diffusion de bore correspondante dans l'oxyde ont été étudiés. De même, l'évaluation de la diffusion du lanthane pendant un recuit thermique dans les empilements de grille avec oxyde à forte permittivité diélectrique (high-k) a pu être menée. En dernière partie, l'impact de ces différents mécanismes sur le comportement électrique des composants CMOS a ainsi pu être évalué, et une amélioration de la prédictibilité des modèles TCAD a été obtenue sur les dispositifs transistors MOS ainsi que les capteurs d'image CMOS FSI (Front Side Illumination) et BSI (Back Side Illumination).

Dans le cadre du projet FNRAE COTECH, nos travaux avaient pour objectifs d'améliorer le fonctionnement des structures électroniques à haute température d'une technologie SOI (200°C). La technologie choisie pour ce travail est une technologie de puissance intelligente comprenant une bibliothèque CMOS basse tension (5V), des transistors de puissance LDMOS (25V, 45V et 80V) et des transistors bipolaires NPN et PNP. Afin de caractériser cette technologie en température, dans un premier temps, nous avons conçu un véhicule de test en introduisant certaines règles de dessin bénéfiques pour le comportement en température, à la fois pour les composants basse et haute puissance. Nous avons également étudié une nouvelle architecture de composants combinant au sein d'un même composant un composant MOS et un composant IGBT, dans un objectif d'auto-compensation des effets négatifs de la température. Afin d'optimiser la conception de ces composants mixtes MOS-IGBT, la méthodologie que nous avons adoptée s'est appuyée sur des simulations 2D et 3D sur Sentaurus. Dans le cadre de ce travail, deux véhicules de test ont été réalisés et caractérisés. Ces structures mixtes MOS-IGBT ont été proposées en tant que structures de protection contre les décharges électrostatiques (ESD) pour remplacer une structure de protection de type "power clamp". En s'appuyant sur la simulation 3D, nous avons proposé plusieurs solutions, à la fois topologiques et d'architecture, permettant d'augmenter significativement le niveau de ce courant. Ces diverses solutions ont été validées expérimentalement. Enfin, les bonnes performances de ces structures mixtes ont motivé leur étude en tant que structures de puissance.

La fiabilité des chaînes de conversion électrique dans les systèmes embarqués est un enjeu critique dans les applications où interviennent des contraintes liées à la sécurité des personnes ou à des aspects économiques non-négligeables. La maintenance préventive permet de surveiller le bon fonctionnement des maillons faibles de la chaîne de conversion, tels que les composants de puissance à semiconducteurs (IGBT à grille en tranchée) présents dans les convertisseurs d'électronique de puissance utilisés dans le domaine du transport. L'objectif de ce travail est d'évaluer la possibilité d'utiliser l'état de l'oxyde de grille comme indicateur de l'état opérationnel du composant, lorsque celui-ci est soumis à des contraintes thermo-électriques représentatives de son fonctionnement. Les résultats obtenus par couplage de différentes techniques non destructives (méthode capacité-tension et méthode de mesure des charges d'espace) mettent en évidence des évolutions de l'oxyde liées à des effets causés par les charges électriques dans les zones de la structure les plus contraintes.L'étude et la modélisation des phénomènes diélectriques dans les couches minces d'oxyde nécessitent de nouvelles méthodes de mesure de la charge électrique à haute résolution spatiale. Dans le présent travail, nous démontrons, à travers des simulations et des résultats expérimentaux, l'applicabilité d'une de ces techniques de caractérisation, " la méthode de l'impulsion thermique ", sur ce type de structures de la microélectronique. Sa sensibilité aux fines zones de champ électrique localisées au niveau des interfaces est en particulier mise en évidence, en ouvrant des voies vers la mise au point de nouvelles techniques à haute résolution spatiale, basées sur des stimuli thermiques.

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. / This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.

Dispositivos microeletrônicos como células solares e circuitos integrados MOS em satélites, estão sujeitos ao bombardeamento de partículas de alta energia, especialmente os uxos de prótons. Os danos causados pela irradiação de prótons podem ser facilmente simulados usando as técnicas implantação iônica, uma vez que os estudos de con abilidade dos dispositivos em condições reais (no espaço) são despendiosos. A proposta deste trabalho é usar capacitores MOS para estudar a in uência do bombardeamento de prótons na degradação do tempo de vida de portadores minoritários, na mudança de corrente de fuga através do SiO2 e na mudança da carga efetiva na interface SiO2/Si. Assim como o tempo de vida está relacionado aos defeitos criados na estrutura cristalina devido às colisões das partículas com os átomos de Si, a corrente de fuga caracteriza a estabilidade do dielétrico e a carga efetiva mostra o quanto a tensão de limiar dos transistores MOS (VT) é afetada. Uma combinação de formação de zona desnuda na região de depleção e gettering por implanta ção iônica na face inferior das lâminas garantiu o melhoramento do tempo de vida nos capacitores MOS. Os aceleradores de íons do Laboratório de Implantação Iônica da UFRGS foram usados para produzir bombardeamentos de prótons com energias de 100keV , 200keV , 600keV e 2MeV , e doses no intervalo de 1x10 9 cm-2 a 3x10 12 cm-2 O tempo de vida de geração foi obtido através do método C-t (Zerbst modificado), a corrente de fuga através do método I-V e a carga criada no óxido através do método C-V de alta freqüência. A literatura apresenta dados de uxos de prótons no espaço possibilitando a conexão entre os efeitos simulados por implantação iônica e o espectro solar real. Como eventos solares apresentam variabilidade, alguns casos de atividade solar proeminente foram estudados. Foi de nida a função (x) que relaciona a concentração defeitos eletricamente ativos com a profundidade e foi feito um cálculo para estimar as conseqüências sobre o tempo de vida dos portadores minorit ários. Os resultados mostram que um dia de atividade solar expressiva é su ciente para degradar o tempo de vida intensamente, tendo como conseqüência a destruição de uma célula solar sem blindagem.