Les récentes évolutions en microélectronique nécessitent une attention particulière lors de la conception d’un circuit. Depuis les noeuds technologiques de quelques dizaines de nanomètres, les contraintes de consommation deviennent prépondérantes. Pour répondre à ce problème, les concepteurs se penchent aujourd’hui sur l’utilisation d’architectures multi-coeurs hétérogènes incluant des accélérateurs matériels dotés d’une grande efficacité énergétique. Le maintien des spécifications d’un circuit apparait également essentiel à l’heure où sa fabrication est de plus en plus sujette à la variabilité et aux défauts. Il existe donc un réel besoin pour des accélérateurs robustes. Les architectures neuromorphiques, et notamment les réseaux de neurones à impulsions, offrent une bonne tolérance aux défauts, de part leur parallélisme massif, et une aptitude à exécuter diverses applications à faible coût énergétique. La thèse défendue se présente sous deux aspects. Le premier consiste en la conception d’un neurone analogique robuste et à son intégration dans un accélérateur matériel neuro-inspiré à des fins calculatoires. Cet opérateur mathématique à basse consommation a été dimensionné puis dessiné en technologie 65 nm. Intégré au sein de deux circuits, il a pu être caractérisé dans l’un d’entre eux et ainsi démontrer la faisabilité d’opérations mathématiques élémentaires. Le second objectif est d’estimer, à plus long terme, l’impact des nouvelles technologies sur le développement de ce type d’architecture. Ainsi, les axes de recherches suivis ont permis d’étudier un passage vers un noeud technologique très avancé, les opportunités procurées par des Through-Silicon-Vias ou encore, l’utilisation de mémoires résistives à changement de phase ou à filament conducteur. / Due to the latest evolutions in microelectronic field, a special care has to be given to circuit designs. In aggressive technology nodes down to dozen of nanometres, a recent need of high energy efficiency has emerged. Consequently designers are currently exploring heterogeneous multi-cores architectures based on accelerators. Besides this problem, variability has also become a major issue. It is hard to maintain a specification without using an overhead in term of surface and/or power consumption. Therefore accelerators should be robust against fabrication defects. Neuromorphic architectures, especially spiking neural networks, address robustness and power issues by their massively parallel and hybrid computation scheme. As they are able to tackle a broad scope of applications, they are good candidates for next generation accelerators. This PhD thesis will present two main aspects. Our first and foremost objectives were to specify and design a robust analog neuron for computational purposes. It was designed and simulated in a 65 nm process. Used as a mathematical operator, the neuron was afterwards integrated in two versatile neuromorphic architectures. The first circuit has been characterized and performed some basic computational operators. The second part explores the impact of emerging devices in future neuromorphic architectures. The starting point was a study of the scalability of the neuron in advanced technology nodes ; this approach was then extended to several technologies such as Through-Silicon-Vias or resistive memories.

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<p>During the past years has the Nostrum Network on Chip <i>(NoC)</i> been developed to become a competitive platform for network based on-chip communication. The Nostrum NoC provides a versatile communication platform to connect a large number of intellectual properties <i>(IP) </i>on a single chip. The communication is based on a packet switched network which aims for a small physical footprint while still providing a low communication overhead. To reduce the communication network size, a queue-less network has been the research focus. This network uses de ective hot-potato routing which is implemented to perform routing decisions in a single clock cycle.</p><p>Using a platform like this results in increased design reusability, validated signal integrity, and well developed test strategies, in contrast to a fully customised designs which can have a more optimal communication structure but has a significantly longer development cycle to verify the new design accordingly.</p><p>Several factors are considered when designing a communication platform. The goal is to create a platform which provides low communication latency, high throughput, low power consumption, small footprint, and low design, verification, and test overhead. Proximity Congestion Awareness is one technique that serves to reduce</p><p>the network load. This leads to that the latency is reduced which also increases the network throughput. Another technique is to implement low latency paths called<i> Data Motorways</i> achieved through a clocking method called Globally Pseudochronous Locally Synchronous clocking. Furthermore, virtual circuits can be used to provide guarantees on latency and throughput. Such guarantees are dificult in</p><p>hot-potato networks since network access has to be ensured. A technique that implements virtual circuits use looped containers that are circulating on a predefined circuit. Several overlapping virtual circuits are possible by allocating the virtual circuits in different Temporally Disjoint Networks.</p><p>This thesis summarise the impact the presented techniques and methods have on the characteristics on the Nostrum model. It is possible to reduce the network load by a factor of 20 which reduces the communication latency. This is done by distributing load information between the Switches in the network. Data Motorways</p><p>can reduce the communication latency with up to 50% in heavily loaded networks. Such latency reduction results in freed buffer space in the Switch registers which allows the traffic rate to be increased with about 30%.</p>

During the past years has the Nostrum Network on Chip (NoC) been developed to become a competitive platform for network based on-chip communication. The Nostrum NoC provides a versatile communication platform to connect a large number of intellectual properties (IP) on a single chip. The communication is based on a packet switched network which aims for a small physical footprint while still providing a low communication overhead. To reduce the communication network size, a queue-less network has been the research focus. This network uses de ective hot-potato routing which is implemented to perform routing decisions in a single clock cycle. Using a platform like this results in increased design reusability, validated signal integrity, and well developed test strategies, in contrast to a fully customised designs which can have a more optimal communication structure but has a significantly longer development cycle to verify the new design accordingly. Several factors are considered when designing a communication platform. The goal is to create a platform which provides low communication latency, high throughput, low power consumption, small footprint, and low design, verification, and test overhead. Proximity Congestion Awareness is one technique that serves to reduce the network load. This leads to that the latency is reduced which also increases the network throughput. Another technique is to implement low latency paths called Data Motorways achieved through a clocking method called Globally Pseudochronous Locally Synchronous clocking. Furthermore, virtual circuits can be used to provide guarantees on latency and throughput. Such guarantees are dificult in hot-potato networks since network access has to be ensured. A technique that implements virtual circuits use looped containers that are circulating on a predefined circuit. Several overlapping virtual circuits are possible by allocating the virtual circuits in different Temporally Disjoint Networks. This thesis summarise the impact the presented techniques and methods have on the characteristics on the Nostrum model. It is possible to reduce the network load by a factor of 20 which reduces the communication latency. This is done by distributing load information between the Switches in the network. Data Motorways can reduce the communication latency with up to 50% in heavily loaded networks. Such latency reduction results in freed buffer space in the Switch registers which allows the traffic rate to be increased with about 30%. / QC 20101122

Les mémoires non-volatiles programmables une fois sont en plein essor dans le monde de l’électronique embarquée. La traçabilité, la configuration ou encore la réparation de systèmes sur puce avancés font partis des applications adressées par ce type de mémoire. Plus particulièrement, la technologie antifusible présente des propriétés de sécurité autorisant le stockage d’information sensible.Ce travail de thèse est orienté vers la compréhension des mécanismes de claquage d’oxydes minces sollicités pour la programmation des cellules antifusibles ainsi que l’intégration au niveau système de moyens de détections. Une première étape fut d’étudier les phénomènes de claquage de diélectrique type SiO2 et à haute permittivité sous l’application d’un fort champ ́électrique. Des techniques de mesures dédiées ont été développées afin de réaliser des caractérisations dans les conditions de programmation des mémoires antifusible sollicitant des temps au claquage inférieurs à la micro-seconde. Ces mesures ont ensuite permis l’étude statistique du claquage des diélectriques ainsi que la modélisation sous de hautes tensions ; hors des gammes étudiées traditionnellement dans le domaine de la fiabilité. Le modèle proposé permet l’optimisation des dimensions d’une cellule élémentaire en fonction d’un temps au claquage défini au préalable. Un mécanisme inattendu occasionnant un sur courant substrat a également été mis en évidence pendant la phase de programmation. L’étude de ce phénomène a été réalisée par des caractérisations électriques et des simulations afin de conclure sur l’hypothèse d’un déclenchement d’un transistor bipolaire parasite de type PNP dans la cellule antifusible. L’impact des conditions de programmation sur le courant de lecture mesuré sous une basse tension a également été analysé. Des structures de tests analogiques dédiés ont été conçues afin de contrôler l’amplitude du courant de programmation. Le contrôle du temps de programmation est quant à lui accompli par un système de détection de courant et de temporisation. Finalement, ces solutions sont validées par un démonstrateur d’une capacité de 1-kb conçu et fabriqué sur une technologie CMOS standard avancée 32nm. / Non-volatile one-time programmable memories are gaining an ever growing interest in embedded electronics. Chip ID, chip configuration or system repairing are among the numerous applications addressed by this type of semiconductor memories. In addition, the antifuse technology enables the storage of secured information with respect to cryptography or else. The thesis focuses on the understanding of ultrathin gate-oxide breakdown physics that is involved in the programming of antifuse bitcells. The integration of advanced programming and detection schemes is also tackled in this thesis. The breakdown mechanisms in the dielectric material SiO2 and high-K under a high electric field were studied. Dedicated experimental setups were needed in order to perform the characterization of antifuse bitcells under the conditions define in memory product. Typical time-to-breakdown values shorter than a micro second were identified. The latter measurements allowed the statistical study of dielectric breakdown and the modeling in a high voltage range, i.e. beyond the conventional range studied in reliability. The model presented in this PhD thesis enables the optimization of the antifuse bitcell sizes according to a targeted mean time-to- breakdown value. A particular mechanism leading to a high bulk current overshoot occuring during the programming operation was highlighted. The study of this phenomenon was achieved using electrical characterizations and simulations. The triggering of a parasitic P-N-P bipolar transistor localized in the antifuse bitcell appeared as a relevant hypothesis. The analysis of the impact of the programming conditions on the resulting read current measured under a low voltage was performed using analog test structures. The amplitude of the programming current was controlled in an augmented antifuse bitcell. The programming time is controlled by a programming detection system and a delay. Finally, these solutions are to be validated using a 1-kb demonstrator yet designed and fabricated in a logic 32-nm CMOS process.

L’industrie microélectronique est régie depuis plusieurs années par la loi de miniaturisation. En particulier, en technologie CMOS, les procédés de fabrication de l’oxyde permettant l’isolation électrique entre les transistors nécessitent sans cesse d’être améliorés pour répondre aux défis de cette loi. Ainsi, on est passé du procédé d’isolation par oxydation localisée de silicium (LOCOS) au procédé d’isolation par tranchées (STI). Cependant, ce dernier a montré pour les technologies en développement des limitations liées au remplissage non parfait par la silice de tranchées de moins en moins larges (Voiding) et au ‘‘surpolissage’’ des zones les plus larges (Dishing). Le procédé FIPOS (full isolation by porous oxidation of silicon) a été donc proposé comme solution alternative. Il est basé sur la formation sélective et localisée du silicium poreux qui est transformé ensuite en silice par un recuit oxydant. Cette piste prometteuse a constitué le point de départ de ce travail. Dans ce contexte, la thèse s’est focalisée sur deux axes principaux qui concernaient d’une part la maîtrise du procédé d’anodisation électrochimique pour la formation du silicium poreux et d’autre part l’optimisation du procédé d’oxydation. Dans une première partie de notre travail, l’analyse des caractéristiques courant-tension I-V menée sur le silicium durant son anodisation électrochimique a permis de montrer que la formation du silicium poreux dépend fortement de la concentration en dopants. Cette propriété nous a permis de développer une technique simple d’extraction du profil de dopage dans le silicium de type p par voie électrochimique. On a montré que la résolution en profondeur de cette technique est liée au niveau du dopage et s’approche de celle du SIMS (spectroscopie de masse d'ions secondaires) pour les fortes concentrations avec une valeur estimée à 60 nm/décade. Dans une deuxième partie, nous avons mis en évidence la formation localisée du silicium poreux oxydé. En effet, un choix judicieux du potentiel d’anodisation permet de rendre poreux sélectivement des régions fortement dopées implantées sur un substrat de silicium faiblement dopé. Ces régions sont ensuite transformées en oxyde par un recuit oxydant. Par ailleurs, les conditions optimales des processus d’oxydation et d’anodisation permettant d’obtenir un oxyde final de bonne qualité diélectrique sont analysées. / The microelectronic industry is still ruled up to now by the law of miniaturization or scaling. In particular, in CMOS (complementary metal-oxide semiconductor) technology, the oxide allowing electric isolation between p- and n-MOS transistors has also been scaled down and has then exhibited different technological processes going from LOCOS (local oxidation of silicon) to STI (shallow trench isolation) and arriving to FIPOS (full isolation by porous oxidation of silicon). The latter seems to be the most promising alternative solution that can overcome actual limitations of voiding and dishing encountered in the STI process. The approach, which is based on selective formation of porous silicon and its easy transformation to silicon dioxide, has aroused our motivation to be well studied. In this context, the PhD project has first focused on the understanding of electrochemical porous silicon formation, and then on the study of porous silicon oxidation. In a first part of our work, we emphasize the dependence of porous silicon formation with the silicon doping concentration through the investigation of current-voltage I-V characteristics measured on p- and n-type silicon electrodes during electrochemical anodization. Taking advantage of this dependence, we have developed a very simple electrochemical method allowing an accurate determination of doping profiles in p-type silicon. It has been shown that the depth resolution of the technique is readily linked to the doping level and it approaches that of the secondary ion mass spectroscopy (SIMS) analysis for high doping concentrations with an estimated value of 60 nm/decade. In a second step, we highlight the selective formation of oxidized porous silicon. In fact, with a correct choice of the applied potential during anodization, only highly doped regions implanted on a lightly doped silicon wafer are preferentially turned into porous silicon and subsequently oxidized. Furthermore, we give the optimum conditions for oxidation and anodization processes which result in an insulating oxide of reliable dielectric properties.

Au vu des limitations rencontrées par la miniaturisation des circuits microélectroniques, l’augmentation de performances des systèmes repose largement aujourd’hui sur la fabrication d’empilements de couches minces complexes et innovants pour offrir davantage de compacité et de flexibilité. L’intérêt grandissant pour la réalisation de structures innovantes temporaires, i.e. permettant de réaliser des circuits sur les deux faces d’un même film, nous a mené à évaluer les potentialités d’une technologie combinant le transfert de films minces monocristallins, i.e. la technologie Smart Cut™, et un procédé de de porosification partielle du silicium afin de mettre au point une technologie de double report de film monocristallin. En ce sens, des substrats de silicium monocristallin ont été partiellement porosifiés par anodisation électrochimique. La mise en œuvre de traitements de substrats partiellement poreux a nécessité l’emploi de techniques de caractérisation variées pour dresser une fiche d’identité des couches minces poreuses après anodisation et évaluer l’évolution des propriétés de ces couches en fonction des différents traitements appliqués. Les propriétés chimiques, structurales et mécaniques des couches de Si poreux ont ainsi été étudiées via l’utilisation de différentes techniques de caractérisation (XPS-SIMS, AFM-MEB-XRD, nanoindentation, technique d’insertion de lame, etc.). Ces études ont permis d’appréhender et de décrire les mécanismes physiques mis au jeu au cours des différents traitements et de déterminer les caractéristiques {porosité, épaisseur} optimales des couches poreuses compatibles avec les séquences de la technologie proposée. La technologie Smart Cut™ a ainsi été appliquée à des substrats partiellement porosifiés menant à la fabrication réussie d’une structure temporaire de type Silicium-sur-Isolant avec une couche de silicium poreux enterrée. Ces structures temporaires ont été « démontées » dans un second temps par collage polymère ou collage direct et insertion de lame menant au second report de film mince monocristallin par rupture au sein de la couche porosifiée et donc fragile. Les structures fabriquées ont été caractérisées pour vérifier leur intégrité et leurs stabilités chimique et mécanique. Les propriétés cristallines du film mince de Si monocristallin, reporté en deux temps, ont été vérifiées confirmant ainsi la compatibilité des structures fabriquées avec des applications microélectroniques telles que les applications de type « Back-Side Imager » nécessitant une implémentation de composants sur les deux faces du film. Ainsi une technologie prometteuse et performante a pu être élaborée permettant le double report de films minces monocristallins et à fort potentiel pour des applications variées comme les imageurs visibles ou le photovoltaïque. / As scaling of microelectronic devices is confronted from now to fundamental limits, improving microelectronic systems performances is largely based nowadays on complex and innovative stack realization to offer more compaction and flexibility to structures. Growing interest in the fabrication of innovative temporary structures, allowing for example double sided layer processing, lead us to investigate the capability to combine one technology of thin single crystalline layer transfer, i.e. the Smart Cut™ technology, and partial porosification of silicon substrate in order to develop an original double layer transfer technology of thin single crystalline silicon film. To this purpose, single crystalline silicon substrates were first partially porosified by electrochemical anodization. Application of suitable treatments of porous silicon layer has required the use of several characterization methods to identify intrinsic porous silicon properties after anodization and to verify their evolution as function of different applied treatments. Chemical, structural and mechanical properties of porous silicon layers were studied by using different characterization techniques (XPS-SIMS, AFM-MEB-XRD, nanoindentation, razor blade insertion, etc.). Such studies allowed comprehending and describing physical mechanisms occurring during each applied technological steps and well determining appropriated {porosity, thickness} parameters of porous silicon layer with the developed technological process flow. The Smart Cut™ technology was successfully applied to partially porosified silicon substrates leading to the fabrication of temporary SOI-like structures with a weak embedded porous Si layer. Such structures were then “dismantled” thanks to a second polymer or direct bonding and razor blade insertion to produce a mechanical rupture through the fragile embedded porous silicon layer and to get the second thin silicon film transfer. Each fabricated structure was characterized step by step to check its integrity and its chemical and mechanical stabilities. Crystalline properties of the double transferred silicon layer were verified demonstrating the compatibility of such structures with microelectronic applications such as “Back-Side Imagers” needing double-sided layer processing. Eventually, a promising and efficient technology has been developed to allow the double transfer of thin single crystalline silicon layer which presents a high potential for various applications such as visible imagers or photovoltaic systems.