Le détecteur LHCb est l'une des quatre expériences de physique des particules installées sur la nouvelle chaîne d'accélération LHC (Large Hadron Collider) du CERN à Genève. Afin de réduire la quantité de données destinées au stockage pour les analyses hors ligne, un dispositif de sélection en ligne des collisions intéressantes selon la physique à étudier est mis en place en parallèle de la chaîne d'acquisition des données. Ce dispositif est composé d'un premier niveau (niveau 0) réalisé par un système électronique complexe et d'un second niveau de sélection réalisé par informatique HLT (High Level Trigger). L'unité de décision de niveau 0 (L0DU) est le système central du niveau 0 de déclenchement. L0DU prend la décision d'accepter ou de rejeter la collision pour ce premier niveau à partir d'une fraction d'informations issues des sous-détecteurs les plus rapides (432 bits à 80 MHz). L'unité de décision est un circuit imprimé 16 couches intégrant des composants de haute technologie de type FPGA (Field Programmable Gate Array) en boîtier BGA (Bill Grid Array). Chaque sous-détecteur transmet ses informations via des liaisons optiques haute vitesse fonctionnant à 1,6 Gbit/s. Le traitement est implémenté en utilisant une architecture pipeline synchrone à 40 MHz. L'unité de décision applique un algorithme de physique simple pour calculer sa décision et réduire le flot de données de 40 MHz à 1 MHz pour le niveau de sélection suivant. L'architecture interne se compose principalement d'un traitement partiel des données destiné à l'ajustement des phases d'horloge, à l'alignement en temps et à la préparation des données pour la partie définition des déclenchements (TDU). L'architecture développée permet de configurer et de paramétrer l'algorithme de prise de décision via le système de contrôle général de l'expérience ECS (Experiment Control System) sans avoir à effectuer une reprogrammation des FPGA.

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De nos jours, nous sommes entourés de dispositifs microélectroniques de plus en plus petits et performants. Pour poursuivre cette évolution, une nouvelle technologie est en cours de développement qui consiste à empiler plusieurs circuits intégrés. L’une des clefs pour aboutir à ce type d’architecture est la formation de microvias entre les différentes couches. Ce travail s’inscrit dans un à objectif à long terme qui vise à la mise au point d'un procédé innovant à coût réduit pour la métallisation de ces microvias, à partir de nanoparticules (NPs) métalliques de taille parfaitement calibrée. En particulier, des NPs bimétalliques de Mn et Cu pourraient être des précurseurs intéressants pour l'élaboration de barrières dites auto-formées et de couches d’accroches dans les microvias. Les liquides ioniques sont des milieux intéressants pour la synthèse de telles NPs, notamment à partir de précurseurs organométalliques. Il a été démontré que leur structure tridimensionnelle spécifique « guide » la croissance de NPs de Ru et les stabilise tout en les laissant libres de toute contamination de surface. Dans ce travail, ce concept a été enrichi par la synthèse de NPs d’autres métaux tels que Cu et Mn, et étendu à la formation de NPs constituées de deux métaux (M-M’NPs bimétalliques). De façon remarquable, les M-M’NPs obtenues ont toujours une taille inférieure aux MNPs et M’NPs prises séparément. Ces suspensions homogènes, très stables dans le temps, ont été directement déposées et frittées sur des substrats technologiques dans le but de former des films métalliques uniformes et adhérents. / Nowadays, microelectronic devices are omnipresent in our everyday life. To make them smaller and smaller as well as smarter and smarter, a new process which consists in stacking integrated circuits is being studied. In order to build this type of structures, the fabrication of microvias between layers is key. This work ultimately aims at developing an innovative process with reduced cost for the efficient metallization of these microvias. This can be achieved using perfectly calibrated metallic nanoparticles (NPs). In particular, bimetallic Mn-CuNPs could be interesting precursors to grow “self-formed” barriers and seed layers in microvias. Ionic liquids (ILs) are extremely well adapted media for the synthesis of such nano-objects, especially when organometallic precursors are used. It has been shown that theirspecific 3D structure provides a template to grow RuNPs of controlled size. The IL also acts as stabilizer, eliminating the need to use ligands that contaminate the metallic surface. In this work, this concept have been extended to the synthesis of other metallic NPs, such as Cu and Mn, as well as synthesis of NPs containing the two metals (bimetallic M-M’NPs). Remarkably, these M-M’NPs always exhibit a smaller size than the MNPs and M’NPs separately. These homogeneous and stable suspensions have been directly applied and sintered onto technological substrates in order to form uniform and adherent metallic layers.

A dissertation submitted to the Faculty of Engineering and the Built Environment, University of the Witwatersrand, Johannesburg, in fulfilment of the requirements for the degree of Master of Science in Engineering, 2017 / This research has considered an idealistic non-interleaved planar transformer wherein only the electromagnetic parasitic capacitive and inductive elements arising out of the transformer geometry are taken into account, without considering material limitations. A suitable model for the planar transformer is used to analyse its frequency and power transfer characteristics; this model was validated by three dimensional electromagnetic simulations of various planar transformer structures in FEKO simulation software. The capacitive and inductive parasitics in this model have been found to be functions of the dielectric thickness. The theoretical bandwidth for the planar transformer is defined in this research as a function of dielectric thickness. The effect of dielectric thickness of the transformer windings on the bandwidth of the transformer is analysed, based on the premise that the inherent parasitic capacitive and inductive elements would affect the transfer characteristics of the transformer. Upon conclusion of this analysis, it is found that the dielectric thickness of a planar transformer can be optimised such as to present an optimised bandwidth. A closed form analytic expression for the optimum dielectric thickness value is derived and presented in this research. In a design example of a 4:1 50W transformer presented in this research, it has been shown that the bandwidth can be improved by 384%, along with a power density improvement of 45%, upon choosing of an optimum dielectric thickness of 0.156mm to replace a standard 0.4mm thick dielectric. It should be noted that the results derived in this research are purely theoretical, justified by many idealisations and assumptions that are argued throughout the research. It is thus expected that practical results should at best approach the theoretical results, due to the known non-ideal nature of reality. / CK2018

Tornar a verificação funcional mais eficiente, em termos de gasto de recursos de computação e tempo, é necessário para a contínua evolução dos sistemas digitais. A verificação funcional com geração de casos de teste aleatória ajustada por cobertura é uma das alternativas identificadas nos últimos anos para acelerar a execução de testbenches. Várias abordagens têm sido testadas com sucesso na verificação funcional de núcleos de hardware, no domínio de aplicação dos processadores de propósito geral, porém, influenciada por características específicas do domínio, dos modelos de cobertura e do espaço possível de casos de teste. Por outro lado, pouca atenção tem sido dispensada à verificação ajustada por cobertura em outros domínios de aplicação como nos de sistemas de comunicação e de sistemas multimídia. Estes casos são tratados no presente estudo, com os fatores específicos que influenciam os resultados dos testbenches com geração ajustada. Entre os fatores relevantes para isto, foram identificados o tamanho do espaço de casos de teste e a distribuição da ocorrência dos eventos de cobertura, sendo necessária para o desenvolvimento do presente trabalho, a realização de várias alterações na construção de testbenches com ajuste. A geração de casos de teste ajustada por cobertura é realizada a partir da realimentação da informação do estado da cobertura, para se determinar os casos de teste necessários para tornar o progresso da cobertura mais rápido. Esta realimentação depende da criação, por aprendizado automático, de modelos que relacionem os casos de teste com as ocorrências dos eventos de cobertura. Com núcleos de hardware realistas e de grande porte, neste trabalho, foram aplicadas as técnicas de aprendizado de redes Bayesianas e data mining com árvores de classificação, já utilizados em outras pesquisas mais específicas. Estas técnicas se caracterizam por requerer processos de maximização local para seu funcionamento. Neste trabalho, foi avaliada também a adoção da técnica de Support Vector Machine (SVM), por se basear em um processo de maximização global. Os resultados demonstram que as técnicas de geração de casos de teste ajustadas por cobertura precisam ser adaptadas às características do domínio de aplicação, para conseguir acelerar a execução dos testbenches. / Making functional verification more efficient in terms of computational and time resources is mandatory in order to maintain the evolution of digital systems. Coverage driven verification is one of the recently used alternatives for speeding up the execution of testbenches. Many approaches have been successfully applied to the functional verification of cores in the application domain of general purpose processors, however, being influenced by the specific coverage and testcase dimensionality characteristics of this domain. Furthermore, little attention has been given to the use of coverage driven verification in other domains, such as communication systems and multimedia systems. These domains have been considered in the present study, together with the specific factors that have influenced the coverage driven testbench results. Among these factors, one has identified the size of the testcase space and the distribution of the coverage events; making it necessary to the development of this work, several changes regarding the construction of the coverage driven testbenches. Coverage driven testecase generation is performed by feedbacking the coverage status information and selecting those testcases that lead to the improvement of the coverage progression rate. This feedback depends on the construction of a model, by automatic learning, which relates testcases and the observations of coverage events. During this work, realistic large IP cores were verified with the following coverage driven techniques: Bayesian networks and classification tree data mining. These techniques, previously used in specific research works, adopt local optimization in their processing. In the present work, coverage driven verification with support vector machine learning, is tested due to the fact that this technique is based in a global optimization process. Results of this work have shown the need of adaptation of the coverage driven verification to the application domain characteristics, in order to obtain meaningful acceleration in testbench execution.

Os avanços na microeletrônica contribuíram para a redução de tamanho do nó tecnológico, diminuindo a tensão de limiar e aumentando a freqüência de operação dos sistemas. Embora tenha resultado em ganhos positivos relacionados ao desempenho e ao consumo de energia dos circuitos VLSI, a miniaturização também tem um impacto negativo em termos de confiabilidade dos projetos. À medida que a tecnologia diminui, os circuitos estão se tornando mais suscetíveis a inúmeros efeitos devido à redução da robustez ao ruído externo, bem como ao aumento do grau de incerteza relacionado às muitas fontes de variabilidade. As técnicas de tolerancia a falhas geralmente são usadas para melhorar a robustez das aplicações de segurança crítica. No entanto, as implicações da redução da tecnologia interferem na eficácia de tais abordagem em fornecer a cobertura de falhas desejada. Por esse motivo, este trabalho avaliou a robustez aos efeitos de radiação de diferentes circuitos projetados na tecnologia FinFET sob efeitos de variabilidade. Para determinar as melhores opções de projeto para implementar técnicas de tolerancia a falhas, como os esquemas de Redundância de módulo triplo (TMR) e/ou duplicação com comparação (DWC), o conjunto de circuitos analisados é composto por dez diferentes topologias de porta lógica OR-exclusivo (XOR) e dois circuitos votadores maioritários (MJV). Para investigar o efeito da configuração do gate dos dispositivos FinFET, os circuitos XOR são analisados usando a configuração de double-gate (DG FinFET) e tri-gate (TG FinFET). A variabilidade ambiental, como variabilidade de temperatura e tensão, são avaliadas no conjunto de circuitos analisados. Além disso, o efeito da variabilidade de processo Work-Function Fluctuation (WFF) também é avaliado. A fim de fornecer um estudo mais preciso, o projeto do leiaute dos circuitos MJV usando 7nm FinFET PDK é avaliado pela ferramenta preditiva MUSCA SEP3 para estimar o Soft-Error Rate (SER) dos circuitos considerando as características do leiaute e as camadas de Back-End-Of-Line (BEOL) e Front-End-Of-Line (FEOL) de um nó tecnológico avançado. / Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related to the performance and power consumption of VLSI circuits, it does also have a strong negative impact in terms of the reliability of designs. As technology scales down, the circuits are becoming more susceptible to numerous effects due to the reduction of robustness to external noise as well as the increase of uncertainty degree related to the many sources of variability. Faulttolerant techniques are usually used to improve the robustness of safety critical applications. However, the implications of the scaling of technology have interfered against the effectiveness of fault-tolerant approaches to provide the fault coverage. For this reason, this work has evaluated the radiation robustness of different circuits designed in FinFET technology under variability effects. In order to determine the best design options to implement fault-tolerant techniques such as the Triple-Module Redundancy (TMR) and/or Duplication with Comparison (DWC) schemes, the set of analyzed circuits is composed of ten different exclusive-OR (XOR) logic gate topologies and two majority voter (MJV) circuits. To investigate the effect of gate configuration of FinFET devices, the XOR circuits is analyzed using double-gate configuration (DG FinFET) and tri-gate configuration (TG FinFET). Environmental Variability such as Temperature and Voltage Variability are evaluated in the set of analyzed circuits. Additionally, the process-related variability effect Work-Function Fluctuation (WFF) is also evaluated. In order to provide a more precise study, the layout design of the MJV circuits using a 7nm FinFET PDK is evaluated by the predictive MUSCA SEP3 tool to estimate the Soft-Error Rate (SER) of the circuits considering the layout contrainsts and Back-End-Of-Line (BEOL) and Front-End-Of-Line (FEOL) layers of an advanced technology node.

Tornar a verificação funcional mais eficiente, em termos de gasto de recursos de computação e tempo, é necessário para a contínua evolução dos sistemas digitais. A verificação funcional com geração de casos de teste aleatória ajustada por cobertura é uma das alternativas identificadas nos últimos anos para acelerar a execução de testbenches. Várias abordagens têm sido testadas com sucesso na verificação funcional de núcleos de hardware, no domínio de aplicação dos processadores de propósito geral, porém, influenciada por características específicas do domínio, dos modelos de cobertura e do espaço possível de casos de teste. Por outro lado, pouca atenção tem sido dispensada à verificação ajustada por cobertura em outros domínios de aplicação como nos de sistemas de comunicação e de sistemas multimídia. Estes casos são tratados no presente estudo, com os fatores específicos que influenciam os resultados dos testbenches com geração ajustada. Entre os fatores relevantes para isto, foram identificados o tamanho do espaço de casos de teste e a distribuição da ocorrência dos eventos de cobertura, sendo necessária para o desenvolvimento do presente trabalho, a realização de várias alterações na construção de testbenches com ajuste. A geração de casos de teste ajustada por cobertura é realizada a partir da realimentação da informação do estado da cobertura, para se determinar os casos de teste necessários para tornar o progresso da cobertura mais rápido. Esta realimentação depende da criação, por aprendizado automático, de modelos que relacionem os casos de teste com as ocorrências dos eventos de cobertura. Com núcleos de hardware realistas e de grande porte, neste trabalho, foram aplicadas as técnicas de aprendizado de redes Bayesianas e data mining com árvores de classificação, já utilizados em outras pesquisas mais específicas. Estas técnicas se caracterizam por requerer processos de maximização local para seu funcionamento. Neste trabalho, foi avaliada também a adoção da técnica de Support Vector Machine (SVM), por se basear em um processo de maximização global. Os resultados demonstram que as técnicas de geração de casos de teste ajustadas por cobertura precisam ser adaptadas às características do domínio de aplicação, para conseguir acelerar a execução dos testbenches. / Making functional verification more efficient in terms of computational and time resources is mandatory in order to maintain the evolution of digital systems. Coverage driven verification is one of the recently used alternatives for speeding up the execution of testbenches. Many approaches have been successfully applied to the functional verification of cores in the application domain of general purpose processors, however, being influenced by the specific coverage and testcase dimensionality characteristics of this domain. Furthermore, little attention has been given to the use of coverage driven verification in other domains, such as communication systems and multimedia systems. These domains have been considered in the present study, together with the specific factors that have influenced the coverage driven testbench results. Among these factors, one has identified the size of the testcase space and the distribution of the coverage events; making it necessary to the development of this work, several changes regarding the construction of the coverage driven testbenches. Coverage driven testecase generation is performed by feedbacking the coverage status information and selecting those testcases that lead to the improvement of the coverage progression rate. This feedback depends on the construction of a model, by automatic learning, which relates testcases and the observations of coverage events. During this work, realistic large IP cores were verified with the following coverage driven techniques: Bayesian networks and classification tree data mining. These techniques, previously used in specific research works, adopt local optimization in their processing. In the present work, coverage driven verification with support vector machine learning, is tested due to the fact that this technique is based in a global optimization process. Results of this work have shown the need of adaptation of the coverage driven verification to the application domain characteristics, in order to obtain meaningful acceleration in testbench execution.

ce rapport résume les développements réalisés en électronique pour lire le calorimètre à Argon Liquide (LAr) d'ATLAS au LHC puis le R&D effectué dans CALICE pour lire ceux de l'ILC en passant par les circuits développés pour lire les photomultiplicateurs multi-anode (MaPMT) pour OPERA ou pour la luminosité d'ATLAS et qui ont aussi des applications en imagerie médicale. Commencée au début des années 90, le R&D pour la calorimétrie d'ATLAS était extrêmement challenging en termes de vitesse de lecture, tenue aux radiations et précision de mesure. La vitesse élevée a nécessité une nouvelle approche de préamplificateurs de courant plutôt que de charge et la définition du bruit en ENI. Les préamplificateurs ont été développés a Orsay ainsi que les shapers monolithiques, ils sont détaillés dans le chapitre 1 ainsi que les considérations sur le filtrage numérique, qui constituait une nouveauté pour la communauté et qui ne donnait pas les résultas escomptés au début. Le chapitre 2 est consacré au système de calibration, développé et produit par Orsay et dont la performance poussée a nécessité des études approfondies. Le chapitre 3 clôt les études pour ATLAS avec un résumé des mesures qui ont dû être faites sur les 200 000 voies du détecteur pour le comprendre et le modéliser afin d'atteindre partout la précision et l'uniformité meilleures que le pourcent. Ces travaux pour ATLAS se sont achevés en 2004, même si des développements ont été réalisés pour les calorimètres de NA48 et D0 durant cette même période et sur des sujets connexes qui ne sont pas détaillés ici. La prochaine génération de collisionneurs après le LHC nécessitera une nouvelle génération de calorimètres, beaucoup plus granulaires (on parle d' « imaging calorimetry », avec des centaines de millions de canaux) et d'électronique de lecture intégrée dans le détecteur. Les ASICs développés pour cette application dans le cadre de la collaboration « CALICE » sont décrits au chapitre 4. Ils intègrent toutes les fonctions d'amplification, digitisation et lecture intégrée qui ont font de véritables « Systems On Chip » (SoC). Une famille de 3 circuits permet de lire le calorimètre électromagnétique Silicium-Tungstène, les RPCs du calorimètre hadronique digital ou les SiPM du calorimètre hadronique analogique ; très performants et versatiles, ils trouvent de nombreuses applications extérieures Ces circuits ont repris de précédents blocs de chips mis au point dans les années 2000 pour lire les photomultiplicateurs multi-anodes du Target Tracker de l'expérience OPERA puis du luminomètre de l'expérience ATLAS et qui sont décrits au chapitre 5 Ces circuits trouvent une continuation actuelle dans les photodétecteurs intégrés de grandes dimensions, développés pour de futures expériences Neutrino.

Dans le cadre du présent travail nous nous sommes d'abord intéressés aux causes de la dissipation d'énergie dans les cricuits intégrés ainsi qu'aux métriques associées à la mesure des performances. Ensuite les technologies utilisées ont été présentées; il s'agit des technologies bidimensionnelle et tridimensionnelle SOI 100nm grille en T. La version tridimensionnelle est composée de deux couches de transistors tel que le type P soit au dessus du type N. Des méthodologies de conception ainsi que des bibliothèques de cellules standard ont dû être développées pour ces technologies. Finalement, des architectures pour l'arithmétique combinatoire faible consommation ont été modélisées, évaluées et dessinées avec des technologies citées précédemment. Les opérations abordées sont l'addition, la multiplication et la division.

Le travail effectué dans cette thèse porte sur l'étude et la génération d'opérateurs arithmétiques auto-contrôlables. Cette thèse a été motivée par l'importance que prennent les techniques d'autocontrôle des circuits intégrés pour remédier aux problèmes de fiabilité qui sont majorés par la miniaturisation. Les chemins de données sont des parties logiques essentielles dans les microprocesseurs et les microcontrôleurs. La conception de chemins de données fiables est donc un pas important vers la réalisation de microprocesseurs plus sûrs. Dans un premier temps, nous avons étudié et implémenté des multiplieurs auto-contrôlables basés sur le code résidu. Nous avons montré qu'on peut avoir des multiplieurs sûrs en présence de fautes de type collage logique avec un surcoût très faible, notamment dans le cas des multiplieurs de grandes tailles (de 10 à 15% pour les multiplieurs de taille 32x32). Dans un deuxième temps, nous avons généralisé des solutions auto-contrôlables existantes d'opérateurs arithmétiques basés sur la parité. Les nouvelles versions ont plusieurs bits de parité et permettent d'augmenter sensiblement la couverture de fautes dans le cas des fautes transitoires. <br />Les solutions développées sont toutes intégrées dans un outil informatique.