<p>Carbon nanotubes (CNTs) have recently emerged as promising candidates for electron field emission (FE) cathodes in integrated FE devices. These nanostructured carbon materials possess exceptional properties and their synthesis can be thoroughly controlled. Their integration into advanced electronic devices, including not only FE cathodes, but sensors, energy storage devices, and circuit components, has seen rapid growth in recent years. The results of the studies presented here demonstrate that the CNT field emitter is an excellent candidate for next generation vacuum microelectronics and related electron emission devices in several advanced applications.</p><p> The work presented in this study addresses determining factors that currently confine the performance and application of CNT-FE devices. Characterization studies and improvements to the FE properties of CNTs, along with Micro-Electro-Mechanical Systems (MEMS) design and fabrication, were utilized in achieving these goals. Important performance limiting parameters, including emitter lifetime and failure from poor substrate adhesion, are examined. The compatibility and integration of CNT emitters with the governing MEMS substrate (i.e., polycrystalline silicon), and its impact on these performance limiting parameters, are reported. CNT growth mechanisms and kinetics were investigated and compared to silicon (100) to improve the design of CNT emitter integrated MEMS based electronic devices, specifically in vacuum microelectronic device (VMD) applications.</p><p> Improved growth allowed for design and development of novel cold-cathode FE devices utilizing CNT field emitters. A chemical ionization (CI) source based on a CNT-FE electron source was developed and evaluated in a commercial desktop mass spectrometer for explosives trace detection. This work demonstrated the first reported use of a CNT-based ion source capable of collecting CI mass spectra. The CNT-FE source demonstrated low power requirements, pulsing capabilities, and average lifetimes of over 320 hours when operated in constant emission mode under elevated pressures, without sacrificing performance. Additionally, a novel packaged ion source for miniature mass spectrometer applications using CNT emitters, a MEMS based Nier-type geometry, and a Low Temperature Cofired Ceramic (LTCC) 3D scaffold with integrated ion optics were developed and characterized. While previous research has shown other devices capable of collecting ion currents on chip, this LTCC packaged MEMS micro-ion source demonstrated improvements in energy and angular dispersion as well as the ability to direct the ions out of the packaged source and towards a mass analyzer. Simulations and experimental design, fabrication, and characterization were used to make these improvements.</p><p> Finally, novel CNT-FE devices were developed to investigate their potential to perform as active circuit elements in VMD circuits. Difficulty integrating devices at micron-scales has hindered the use of vacuum electronic devices in integrated circuits, despite the unique advantages they offer in select applications. Using a combination of particle trajectory simulation and experimental characterization, device performance in an integrated platform was investigated. Solutions to the difficulties in operating multiple devices in close proximity and enhancing electron transmission (i.e., reducing grid loss) are explored in detail. A systematic and iterative process was used to develop isolation structures that reduced crosstalk between neighboring devices from 15% on average, to nearly zero. Innovative geometries and a new operational mode reduced grid loss by nearly threefold, thereby improving transmission of the emitted cathode current to the anode from 25% in initial designs to 70% on average. These performance enhancements are important enablers for larger scale integration and for the realization of complex vacuum microelectronic circuits.</p> / Dissertation

Les travaux présentés dans ce manuscrit, sont basés sur l'étude de l'auto-organisation de la matière à l'échelle nanométrique. A cette échelle, les énergies de surfaces jouent un rôle prépondérant dans cette organisation. Pour comprendre au mieux ses mécanismes nous avons étudié plusieurs types de structures à base de Silicium et de Germanium. Nous avons expérimentalement étudié la croissance cristalline ou amorphe sur différents types de substrats (amorphe : SiO2 et cristallins Si ou SOI). Certain de ces substrats furent nano-structurés en utilisant un faisceau d'ions focalisés de type Gallium ou Or-Silicium. De plus nous avons pu utiliser des surfaces différentes telle que le TiO2 ou le Silicium poreux, afin d'étudier l'organisation de la matière sur des pores de petites tailles (inférieurs à 50nm). / The following works are base on the study of self assembly structures at the nanometric scale. At this scale the surface energy have a major impact in this organization. For a better understanding of this mechanism we studied different Silicon-Germanium base structures. We experimentally studied the crystalline or amorphous growth on different types of substrates (amorphous: SiO2, crystalline: Si or SOI). Some of these substrates were nano-structured using a focused ion beam using gallium source or gold-silicon source. In addition, we were able to use different surfaces such as TiO2 or porous silicon to study the organization of the material small size pore(less than 50nm).

Nous présentons dans ce travail l'impact du procédé de fabrication d'un circuit intégré (nœud technologique 28 nm) sur le matériau diélectrique poreux utilisé pour isoler les interconnexions des transistors. Notre étude est en particulier axée sur la diffusion d'espèces (chimies de nettoyage, eau/humidité, molécules de gaz) dans le réseau poreux. Pour décorréler les effets "chimiques" d'affinité entre la surface et les molécules considérées et "physiques" de taille des pores, plusieurs techniques de caractérisation complémentaires sont utilisées. Les modifications chimiques sont d'abord caractérisées en surface par XPS et angle de goutte. Le FTIR est ensuite utilisé pour sonder l'épaisseur de la couche et le ToF-SIMS pour obtenir un profil en profondeur des modifications. L'analyse de la microstructure par RMN du solide permet de mettre en évidence les variations de la réticulation du squelette silicique. La porosimétrie par EP, PALS et GISAXS révèle des incohérences entre ces techniques reposant sur l'adsorption de gaz d'une part, et la diffusion de rayons X et l'annihilation de positrons d'autre part. La modélisation numérique des isothermes d'adsorption de gaz nous permettent de tenir compte des interactions sonde-surface et de réconcilier les résultats. Ainsi nous mesurons une augmentation de la taille des pores par les plasmas de gravure, et une diminution de taille des pores après nettoyage HF, qui correspondent aux modifications chimiques en termes de tailles des groupements. Finalement, ces moyens de caractérisation montrent que des traitements de silylation peuvent restaurer efficacement les propriétés diélectriques et physico-chimiques des matériaux low-k. / We report in this work the impact of the manufacturing process of an integrated circuit (28 nm technology node) on the porous dielectric material used to isolate the interconnections of the transistors. Our study focuses in particular on the diffusion of species (cleaning chemistries, water/moisture, gas molecules) in the porous network. To decorrelate "chemical" effects of affinity between the molecules and the surface and "physical" effects due to pore size, several complementary techniques are used for further characterization. Chemical changes are first characterized at the surface by XPS and drop contact angle. FTIR is then used to probe the whole thickness of the layer and the ToF-SIMS to obtain a depth profiled characterization. A microstructure analysis by solid-state NMR enables to highlight the changes in cross-linking of the silicon skeleton. A porosimetric study by EP, PALS and GISAXS reveals inconsistencies between these techniques based on the adsorption of gases on the one hand, and X-ray scattering and positron annihilation of the other. Numerical modeling of gas adsorption isotherms enables us to consider interactions probe surface and reconcile the results. Thus we measured an increase of the pore size by plasma etching, and a decrease in pore size after HF cleaning, which correspond to the characterized chemical changes in terms of size of the functional groups. Finally, these characterization techniques show that silylation treatments can effectively restore the dielectric and physico-chemical properties of low-k materials.

Com o objetivo de melhorar a eficiência as células solares de silício do tipo n+pp+, foi desenvolvido um modelo de otimização teórica visando dar subsídios para otimizar convenientemente as diversas etapas envolvidas no processo de fabricação destes dispositivos. Para levar a cabo o estudo teórico foi desenvolvido um programa considerando as características das três regiões que compõe a célula solar n+, base p e emissor posterior p+. O emissor frontal e a base foram analisados através de modelos teóricos com soluções analíticas, enquanto que a região posterior foi analisada através da teoria clássica. Foram otimizados dois tipos de emissores: homogêneos e duplamente difundidos, utilizando parâmetros internos atualizados. Através dos resultados teóricos obtidos, verificou-se o excelente comportamento dos emissores homogêneos, pouco dopados, profundos e passivados. Melhores resultados teóricos foram obtidos com emissores duplamente difundidos, ou seja, compostos por diferentes níveis de concentrações de dopantes nas regiões passivadas e metalizadas. Entretanto, através da comparação entre emissores homogêneos e os duplamente difundidos, verificou-se uma predominância dos homogêneos para aplicações industriais. Assim sendo, a comparação foi seguida de uma análise da dependência dos emissores homogêneos com o fator de sombreamento metálico (Fm). Uma vez realizadas as otimizações teóricas, passou-se ao desenvolvimento tecnológico de células solares com emissores duplamente difundidos e passivados. Visando incrementar o rendimento das células solares, diversas etapas do processo de fabricação foram implementadas e/ou melhoradas, tais como, o uso de aditivos clorados (C33), na limpeza dos fornos e no crescimento da camada passivadora e anti-refletora do dióxido de silício, a texturização química e a pré-deposição de fósforo em tubo aberto. O sistema anti-refletor (superfície texturizada com dióxido de silício) foi utilizado, uma vez que produziu uma significativa redução da reflexão da superfície frontal da célula solar. As células solares desenvolvidas neste trabalho foram caracterizadas utilizando diversas técnicas como curva IxV no escuro e sob iluminação, curvas de corrente de curto-circuito versus tensão de circuito aberto e respostas espectrais ou eficiências quânticas. Os resultados obtidos mostraram a excelente qualidade alcançada pelos emissores desenvolvidos, tanto com relação à eficiência de coleção para curtos comprimentos de onda, como no referente à pouca contribuição à densidade de corrente de recombinação. Das análises teórico-experimentais realizadas concluiu-se que as células desenvolvidas neste trabalho estão limitadas pela recombinação na região de base, devendo ser este um dos caminhos a ser seguido visando melhorar o rendimento destes dispositivos. A célula mais representativa do processo utilizado alcançou uma eficiência de (16,9 ± 0,3)%, uma tensão de circuito aberto de 639,6mV e uma densidade de corrente de curto-circuito de 33,67mA/cm² (medidas realizadas no National Renewable Energy Laboratory (NREL)). / Searching for the improvement of n+pp+ solar cell efficiencies, a theoretical model was developed in order to optimize the emitter parameters and several technological processes were implemented in the fabrication of these devices. Thus, a code considering the characteristics of the different regions n+ emitter, base region and p+ emitter were developed. The emitter n+ and the base region were analyzed by means of the theoretical model with analytical solutions, while the p+ emitter was analyzed considering the classical theory. Using update parameters, a optimization was made for the two kinds of emitters. And by means of the theoretical results, the excellent behavior of homogeneous emitters when moderately doped, relatively thick and passivated. The best theoretical results were found with two-step diffusion emitters. However, comparing the two kinds of emitters a remarkable importance was found for practical applications of homogeneous emitter. Thus, a comparison considering the dependence of homogeneous emitters on the metal-grid shadowing factor (Fm) was fulfilled. The technological development was fulfilled with some innovations in the fabrication process; such as the use of C33 (in the cleaning of high temperature furnaces, as well as for growing the SiO2), chemical texturizations and phosphorus pre-deposition in open tube furnaces. The anti-reflection system was chosen, considering the theoretical-experimental optimizations developed for anti-reflection coatings. The solar cells were characterized by current density versus voltage curve under darkness and illumination, quantum efficiency and so on. The obtained results showed the excellent quality reached for the developed emitters, as for the internal quantum efficiency as for the low recombination current density. Analyzing the theoretical and experimental results, it was found that the base region is limiting the performance of the cells. Thus, this must be a way of improving the efficiency of these cells. The best solar cell has a short-current density of 33.67mA/cm², an open-circuit voltage 639.6mV and efficiency of (16.9 ± 0.3)%, measured by National Renewable Energy Laboratory (NREL).

O sistema desenvolvido obteve boa resposta na detecção de modelos numéricos de tumores com dimensões a partir de 5mm, representada na localização adequada e determinação do tamanho obtidos por meio de simulações envolvendo os modelos dos blocos especificados. Como objetivo principal do trabalho será apresentado o projeto, fabricação e resultados de testes de um circuito integrado gerador de pulsos com o formato da derivada de quinta ordem do pulso de gaussiano (transmissor UWB) fabricado utilizando a tecnologia IBM 0.18 CMOS. Os blocos principais que formam o circuito gerador de pulso são: circuito gerador de onda quadrada, gerador de atrasos, detector de fase e etapa de saída (formador de pulso). O gerador de onda quadrada foi implementado a partir de um buffer de RF com um inversor na saída com casamento de impedância. O gerador de atrasos foi implementado a partir de uma cascata de inversores. O circuito detector de fase é composto por bloco n- dinâmico , n-latch e inversor estático para forma pulsos em alta velocidade. As dimensões dos transistores foram definidas de modo a obter característica adequada de um pulso Gaussiano de 5ª ordem, considerando especificações exigidas de Sistema de Detecção de Câncer de Mama. Foi implementado o leiaute em full Custom com dimensões mínimas da tecnologia. Cinco chips diferentes foram testados. E os valores da fonte de alimentação foram variadas em 1,62V, 1,80V e 1.98, então foram medidos os valores de saída pico a pico e largura de pulso para cada chip. O consumo de energia medido foi de 244 uW, e a amplitude do pulso de saída 115,2 mV pico a pico e largura de pulso de 407,8 ps com um sinal de entrada senoidal de amplitude 806mVp à 100 MHz . O pulso gerado pelo gerador de pulso resultou em uma PSD (Power Spectral Density) com largura de banda de 0,6 GHz a 7,8 GHz, que é adequado para aplicações de UWB para detecção do câncer de mama. / As a result for detecting the numeric representation, the system could identify tumors from 5mm of extent with adequate localization, as well size determination. The primary goal of this work, therefore, is to bring out the project, manufacturing process and achieved results of tests regarding an integrated circuit for generating pulses which are shaped as the derivative of fifth order of the Gaussian pulse (UWMB transmitter) using the UWB 0.18 CMOS. The pulse generator circuit is composed by: circuit for generating square waves, delay generator, phase detector and output stage. The generator of square wave was implemented from one buffer of rf, with an inverter in the output and impedance matching. The delay generator was implemented from one cascade of inverters. The circuit for detecting the stages is assembled with n block dynamic, n-latch and static inverter for quickly generating pulses (high speed pulse generation). The dimensions of the transistors were defined in order to obtain the adequate characteristics of one Gaussian pulse of 5th order, considering the required specification of the Detection System for Cancer of Breast. It was implemented using the full Custom layout, taking into account the minimum dimensions for such technology. Five different chips were tested. The values of the source energy varied among 1,62V, 1,80V and 1,98V, being later measured the output values, peak to peak, as well the pulse width for each chip. The measured energy consumption was 244 uW, the amplitude of the output pulse was 115.2 mV peak to peak, and the pulse width was 407,8ps with sinusoidal input signal of 806mVp amplitude at 100MHz. As a result, it was obtained a PSD (Power Spectral Density) with band width of 0,6GHz to 7,8GHz from the pulse generator, which is quite adequate for UWB applications for detecting the breast cancer.

Turbo códigos têm se tornado um importante ramo na pesquisa de codificação de canal e já foram adotados como padrão para a terceira geração de comunicação móvel. Devido ao seu alto ganho de codificação, os turbo códigos são vistos como fortes candidatos a serem adotados como padrão das futuras gerações de redes sem fio. Esse esquema de codificação é baseado na decodificação iterativa, onde decodificadores de entrada e saída suaves produzem refinamento da informação a cada iteração. Essa dissertação apresenta resultados de um estudo comparativo entre dois esquemas de codificação: turbo códigos de bloco e turbo códigos convolucionais. Os resultados mostram que os dois esquemas de codificação têm desempenho funcional complementar, sendo importante a especificação de um alvo em termos de relação sinal/ruído ou taxa de erro de bits para a escolha do esquema de codificação mais adequado. Com o mesmo modelo em linguagem de programação C foi feita uma exploração do algoritmo visando diminuição do consumo de potência. Essa exploração em parte foi feita segundo uma metodologia de exploração sistemática das possibilidades de transferência e armazenamento de dados (DTSE). Com a exploração, a redução total de consumo de potência para o armazenamento de dados foi estimada em 34%. / Turbo codes have become an important branch on channel coding research and have been adopted as standard in the third generation of mobile communication systems. Due to their high coding gain, turbo codes are expected to be part of the next generations of wireless networks standards. This coding scheme is based on iterative decoding, as soft input/soft output decoders produce an information refinement in each iteration. This dissertation shows the results of a comparative performance study of two different turbo coding schemes: block turbo codes and convolutional turbo codes. The results obtained show that the two schemes have complementary performance. It is necessary to specify a target in terms of bit error rate or signal/noise ratio. With the same C model an exploration aiming at reducing power consumption was done. Part of this exploration was done following a systematic methodology of data transfer and storage exploration (DTSE). With this exploration, a reduction of 34% on power consumption was estimated.

Este trabalho tem como objetivo estudar transistores estado da arte desenvolvidos no imec, Bélgica, e dessa forma, contribuir para a evolução tecnológica do Brasil. Tratam-se de transistores sem extensão de fonte e dreno (SemExt), analisados sob diferentes aspectos. São estudados transistores SOI (Silicon-On-Insulator) de múltiplas portas (MuGFETs) e SOI planares de camada de silício e óxido enterrado ultrafinos (UTBB). Diversos comprimentos de óxido espaçador são comparados a fim de se determinar o melhor comportamento elétrico, baseado nas características digital e analógica desses transistores. A caracterização elétrica dos transistores é realizada com base em medidas experimentais estáticas e dinâmicas e o uso de simulações numéricas complementa a análise dos resultados. Os MuGFETs de porta tripla são caracterizados em função dos principais parâmetros digitais e analógicos, onde os transistores sem extensão de fonte e dreno (F/D) apresentam desempenho elétrico superior aos com extensão na maior parte das análises. Como exemplo, obteve-se experimentalmente que a inclinação de sublimiar do dispositivo sem extensão reduziu até 75 mV/dec, quando comparado com o valor do transistor de referência de 545 mV/dec para o comprimento efetivo de canal, Leff=50 nm. Apesar do transistor sem extensão apresentar menor transcondutância (gm), a razão das correntes no estado ligado (Ion) e desligado (Ioff) é até 3 vezes maior que nos dispositivos de referência. O ganho intrínseco de tensão (AV), por sua vez, é capaz de aumentar até 9 dB em relação ao dispositivo com sobreposição de porta, graças ao melhor desempenho da eficiência do transistor (gm/IDS) assim como da tensão Early (VEA). Da mesma forma, os SOI UTBB apresentam melhores resultados quando as regiões de extensão de fonte e dreno são suprimidas da estrutura. Neste caso, o comprimento efetivo de canal torna-se modulável com a tensão de porta, ou seja, para cada valor de tensão na porta, haverá um valor diferente de Leff, e esta é a principal razão para a melhoria do transistor. Além disso, os dispositivos sem extensão são mais imunes ao campo elétrico horizontal do dreno, o que diminui a influência deste campo sobre as cargas do canal. Como resultado, transistores com maiores comprimentos de regiões sem extensões de F/D apresentam melhores resultados como, por exemplo, a razão Ion/Ioff é três vezes maior que aqueles observados nos transistores de referência e o ganho intrínseco de tensão é 60% maior. Os SOI UTBB são submetidos a duas outras análises. A primeira focada no estudo de ruído de baixa frequência. Neste estudo, duas espessuras de camada de silício (tSi) do SOI UTBB são comparadas. Nota-se que quanto mais fina a espessura tSi, maior é a influência de uma interface sobre a outra. Logo, o ruído presente em uma interface afeta a outra e vice-versa. Devido ao elevado acoplamento entre a 1ª e 2ª interfaces, cargas alocadas em diferentes posições nos filmes de óxido e silício podem contribuir para o ruído gerado em ambas as interfaces. Os transistores sem extensão também são analisados em função do dielétrico de porta, onde dispositivos com dióxido de silício são comparados aos transistores com dielétrico de alto valor (alto K), que fornecem, como esperado, maior nível de ruído devido a maior densidade de armadilhas na interface desses óxidos (cerca de duas ordens de grandeza maior que a do SiO2). O segundo estudo refere-se a análise do distúrbio em células de memória de corpo flutuante (FBRAM). Os transistores SOI UTBB são aplicados como memória e através da mudança nas polarizações de repouso foi possível induzir o efeito de distúrbio nos dados armazenados. Dessa forma, uma janela de operação onde a perturbação no dado é parcial foi estimada. Com isso, a condição de escrita do bit 0 pôde ser otimizada fora da região de distúrbio total, sem prejudicar o tempo de retenção e a janela de leitura da memória. Com base nas análises realizadas, foi constatado que os transistores sem extensão respondem melhor à questão do escalamento, sendo menos susceptíveis aos efeitos de canal curto. São indicados para operarem em circuitos de baixa tensão e baixa potência, onde não haja necessidade de alta velocidade de chaveamento. Além do mais, eles são mais indicados para operarem como memória FBRAM por serem menos dependentes dos efeitos da corrente de GIDL (Gate Induced Drain Leakage). E, uma vez que foram otimizados para aplicações de memória, a possibilidade de usar dielétricos de porta formados por óxido de silício, resulta em um melhor desempenho em termos de ruído de baixa frequência. / This work aims to study the state-of-the-art transistors, developed at imec, Belgium, in order to contribute to the Brazilian technological evolution. These are the source/drain extensionless transistors (SemExt), which are analyzed under different aspects. Multiple gate (MuGFETs) SOI (Silicon-On-Insulator) transistors are studied as well as the planar SOI ones with ultrathin body and BOX thicknesses (UTBB). Several spacer lengths are analyzed in order to determine the better electrical behavior, based on the transistor digital and analog features. The transistor electrical characterization is based on experimental static and dynamic measurements and the use of numerical simulations complements the analysis of the results. The triple gate MuGFET are characterized as a function of the main digital and analog parameters, where the source/drain (S/D) extensionless devices show superior electrical behavior compared to the conventional devices with S/D extensions in the most part of the analysis. As an example, the subthreshold slope of the extensionless transistors reduced, experimentally, up to 75 mV/dec, compared to the reference ones for the effective channel length of Leff=50 nm. Despite the extensionless transistors present the smaller transconductance (gm), the ratio between the on-current (Ion) and the off-current (Ioff) is three times higher than in the reference devices. On the other side, the intrinsic voltage gain (AV) increases up to 9 dB compared to the overlapped devices thanks to the better performance of the transistor efficiency (gm/IDS) as well as the Early voltage (VEA). Similarly, SOI UTBB presents better results when the source/drain extensions are eliminated from the structure. In this case, the effective channel length is modulated by the gate bias, which means that for each gate voltage drop there will be a different Leff, that is the main reason to improve the transistor characteristics. Moreover, the extensionless devices are more immune to the drain horizontal electric field, what decreases its influence on the channel charges. As a result, transistors with longer source/drain extensionless regions present better results, such as the Ion/Ioff ratio three times higher than the reference devices and about 60% of improvement in the intrinsic voltage gain. SOI UTBBs are submitted to two other analyses. The first one is focused on the low frequency noise study. In this case, two silicon film thicknesses (tSi) are compared. It is observed that the thinner the thickness, the greater the influence from one interface to the other. Consequently, the noise presented in one interface affects the other and vice-versa. Due to the higher coupling between the front and back interfaces, the charges which are allocated in different positions in the oxide and silicon films can contribute to the generated noise in both interfaces. The extensionless transistors are also analyzed as a function of the gate dielectric, where the devices with silicon dioxide are compared to the ones with high dielectric constant (high K) material, which present, as expected, higher noise level due to the elevated trap density (about two orders of magnitude higher than the SiO2). The second study refers to the analysis of the floating body memory (FBRAM) disturb. SOI UTBB transistors are applied as memory and by changing the holding bias condition it was possible to induce the disturb effect in the storage data. In this way, a window of operation where the disturb is partial was estimated. Based on that, the writing 0 condition was optimized out of the region of total disturb, with no loss in the retention time and in the memory read window. Based on the performed analyzes it was observed that extensionless transistors are more scalable, being less susceptible to the short channel effects. They are properly indicated to be applied in low-power and low-voltage circuits, where there are no requirements for fast switching. Moreover, they behave better applied as FBRAM since they are less dependent to the GIDL (Gate Induced Drain Leakage) current. And, since they were optimized to memory applications, the possibility to use silicon dioxide dielectric results in a better behavior in terms of low frequency noise.

O presente trabalho é uma pesquisa tecnológica (P&D) de inovação tecnológica de produto para o mercado brasileiro, que visa desenvolver um transmissor de pressão inteligente de alta exatidão com protocolo HART e sensor piezoresistivo em parceria LSI-USP / MEMS Ltda. Fornecendo assim um protótipo de um produto competitivo no mercado brasileiro. Neste trabalho se apresenta uma arquitetura baseada nos transmissores 4-20 mA de alta exatidão da MEMS Ltda. Essa arquitetura mantém as características de desemprenho da medição analógica e adiciona os componentes necessários para suportar as funções do padrão HART com camada física Bell 202. Além da arquitetura, neste documento é apresentado: o desenvolvimento das interfaces entre o algoritmo de compensação e os algoritmos responsáveis da comunicação digital, as modificações no circuito de controle da corrente de laço para permitir a modulação do sinal de 1200 Hz e 2200 Hz usado pela comunicação digital, e o projeto de alimentação do transmissor, que foi projetado visando a eficiência para respeitar os limites de consumo de corrente. Os resultados obtidos com essa nova arquitetura, apresentam que são mantidas as características dos transmissores 4-20 mA usados como base, e que a medição digital tem um nível de erro 0,05 %FS (porcentagem de fundo de escala) menor do que a saída analógica do mesmo transmissor, valor considerável comparado com o 0,2 %FS que é o nível de erro total do sistema. Os protótipos usados para as medições foram caracterizados num processo que levou 35 dias de operação continua, validando assim o projeto elétrico e software desenvolvido. / This thesis consists of a technical research (P&D) on technological innovations of a highly accurate intelligent pressure transmitter using a HART protocol and piezoresistive sensors in collaboration with LSI-USP / MEMS Ltda. The outcome consists of a prototype of a competitive product in the Brazilian market. This project presents a product architecture based on highly accurate 4-20mA MEMS Ltda. transmitters. It maintains the features necessary for analogical measurements and adds components, which are compatible with the functions of HART with a Bell 202 physical layer. In addition to the architecture, this document presents the development of: interfaces between the compensation algorithm and digital communication algorithms, modifications of the current loop control circuit to allow signal modulation used by digital communications of 1200Hz and 2000Hz, a voltage source project, which envisioned efficiency and considered the limits of current consumption. Results of this architecture show that the 4-20mA transmitter´s characteristics, used as a starting point for the product, are maintained and that digital measurements present 0.05%FS (Full Scale) less error than analogical measurements taken by the same transmitter. This presents a significant error reduction when compared to the total error of the system, which is 0, 2 %FS. The prototypes used for measurements were tested during 35 continuous days, validating their electrical installation and software.

Os objetivos desta tese são: o estudo e aprimoramento dos diferentes parâmetros geométricos e de processo de fabricação de guias de onda ARROW (Anti-Resonant Reflecting Optical Waveguides), visando reduzir as perdas por propagação; e o projeto, fabricação e caracterização de sensores óptico integrados utilizando os processos aprimorados. Os parâmetros estudados foram: os materiais utilizados nas camadas antirresonantes, as espessuras destas camadas, a profundidade de corrosão para definição do rib e a rugosidade nas paredes laterais, que considera-se o parâmetro mais crítico no que diz respeito às perdas por propagação obtidas com o processo de fabricação utilizado neste trabalho. Os materiais utilizados na fabricação dos guias de onda ARROW sobre substrato de silício foram filmes de oxinitreto de silício (SiOxNy) depositados por PECVD à temperatura de 320°C, filmes de SiO2 crescidos em forno de oxidação em ambiente úmido a 1200°C e filmes de TiOxNy depositados pela técnica de Magnetron Sputtering Reativo. A definição das paredes laterais dessas estruturas foi feita através da Corrosão por Plasma Reativo (RIE) e técnicas fotolitográficas convencionais. Para o aprimoramento dos processos, as técnicas de caracterização utilizadas foram: medidas de perdas por propagação, utilizando a técnica de vista superior e a análise modal dos guias de onda. A principal contribuição deste trabalho foi a proposição de um processo de fabricação alternativo, onde pedestais são utilizados para a definição das paredes laterais antes da deposição do núcleo dos guias de onda. Este processo permitiu a redução significativa das perdas e o corte dos modos superiores para guias com larguras menores ou iguais a 6 µm. Finalmente, com os guias e os processos aperfeiçoados foram fabricados dois diferentes tipos de sensores ópticos: sensores refratométricos baseados em interferômetro de Mach-Zehnder (IMZ) e sensores de umidade baseados em absorção utilizando o polímero polipirrol (PPy). A caracterização dos sensores baseados em IMZ permitiu concluir que, embora se tenha observado uma resposta do sensor em termos de variação da potência na saída do dispositivo com a variação do índice de refração, esta variação possivelmente está sendo influenciada pela interferência multimodo resultante de limitações do processo de fabricação, o que reduz significativamente a sensibilidade com relação a valores projetados. Os sensores de umidade apresentaram uma variação significativa da potência de saída para umidades relativas ao redor de 70%, permitindo sua utilização em diferentes aplicações, como na indústria alimentícia e no monitoramento da qualidade do ar. / The main goals of this thesis are: the study and improvement of different geometrical and fabrication process parameters of Anti-Resonant Reflecting Optical Waveguides (ARROWs), aiming at reducing the propagation losses; and the design, fabrication and characterization of integrated optics sensors using the improved processes. The studied parameters were: the materials used as anti-resonant layers, the thickness of these layers, the rib height and the sidewall roughness (SWR), which is considered the most critical parameter with respect to propagation losses in the fabrication process used in this work. The materials used in the fabrication of ARROW waveguides over silicon substrate were silicon oxynitride (SiOxNy) films deposited by PECVD at 320°C, SiO2 films, thermally grown at 1200°C and TiOxNy films deposited by the reactive magnetron sputtering technique. The definition of the sidewalls of these waveguides was performed by Reactive Ion Etching (RIE) and conventional photolithographic techniques. The characterization techniques used were: propagation loss measurements, using the top view technique and modal analysis. The main contribution of this work was the proposition of an alternative fabrication process where pedestals are used in order to define the sidewalls before deposition of the core of the ARROW waveguides. This process allowed significant reduction of losses and cutoff of higher modes at widths of 6 µm. Finally, with the waveguides and improved processes two different types of optical sensors were fabricated: refractometric sensors based on Mach-Zehnder interferometer (IMZ) and humidity sensors based on evanescent field absorption using polypyrrole polymer (PPy). The characterization results of IMZ based sensors showed that, although a sensor response has been observed in terms of change of output power with variation of the external medium\'s refractive index, this variation is possibly being influenced by multimode interference resulting from limitations in the fabrication process. This significantly reduces the sensitivity with respect to designed values. The humidity sensors show a significant variation in output power for relative humidity values around 70%, allowing its use in different applications, such as in food industry and in air quality monitoring.

As Máquinas de Vetores de Suporte (SVMs) têm sido largamente empregadas em diversas aplicações, graças à sua baixa taxa de erros na fase de testes (boa capacidade de generalização) e o fato de não dependerem das condições iniciais. Dos algoritmos desenvolvidos para o treinamento da SVM, o Sequential Minimal Optimization (SMO) é um dos mais rápidos e eficientes para a execução desta tarefa. Importantes implementações da fase de treinamento da SVM têm sido feitas em FPGAs. A maioria destas implementações tem sérias restrições na quantidade de conjunto de amostras a serem treinadas, pelo fato de implementarem soluções numéricas. De observação na literatura técnica, apenas dois trabalhos implementaram o SMO para o treinamento SVM em hardware e apenas um destes possibilita o treinamento de uma quantidade importante de amostras, porém a aplicação é restrita a apenas um benchmark específico. Na última década, com a tecnologia baseada em RAM estática, os FPGAs apresentaram um novo aspecto de flexibilidade: a capacidade de reconfiguração dinâmica, que possibilita a alteração do sistema em tempo de execução trazendo redução de área. Adicionalmente, apesar de uma potencial penalidade no tempo de processamento, a velocidade de execução continua muito superior quando comparada com soluções em software. No presente trabalho, uma solução genérica é proposta para o treinamento SVM em hardware (i.e. uma arquitetura que possibilite o treinamento para diversos tipos de amostras de entrada), e, motivado pela natureza seqüencial do algoritmo SMO, uma arquitetura dinamicamente reconfigurável é desenvolvida. Um estudo da implementação genérica com codificação em ponto fixo é apresentada, assim como os efeitos de quantização. A arquitetura é implementada no dispositivo Xilinx Virtex-IV XC4VLX25. Dados de tempo e área são obtidos e detalhes da síntese são explorados. É feita uma simulação da reconfiguração dinâmica através de chaves de isolação para a validação do sistema sob reconfiguração dinâmica. A arquitetura foi testada para três diferentes benchmarks, com resultados indicando que o treinamento no hardware reconfigurável foi acelerado em até 30 vezes quando comparado com a solução em software e os estudos apontaram que uma economia de até 22,38% de área útil do FPGA pode ser obtida dependendo das metodologias de síntese e implementação adotadas. / Support Vector Machines have been largely used in different applications, due to their high classifying capability without errors (generalization capability) and the advantage of not depending on the initial conditions. Among the developed algorithms for the SVM training, the Sequential Minimal Optimization (SMO) is one of the fastest and the one of the most efficient algorithms for executing this task. Important dedicated hardware implementations of the training phase of the SVM have been proposed for digital FPGA. Most of them are very restricted about the quantity of input samples to be trained due to the fact that they implement numeric solutions. Only two works with implementation in the SMO algorithm for the SVM training in hardware have been reported recently, and just one is able to train an important quantity of input samples, however it is restricted for only one specific benchmark. In the last decade, with the technology based on static memory (SRAM), FPGAs has provided a unique aspect of flexibility: the capability of dynamic reconfiguration, which involves altering the programmed design at run-time and allows area\'s saving. In addition, although leading to some time penalty, the execution time is still faster when compared with purely software solutions. In this work we present a totally hardware general-purpose implementation of the SMO algorithm. In this general-purpose approach, training of examples with different number of samples and elements are possible, and, motivated by the sequential nature of some of the SMO tasks, a dynamically reconfigurable architecture is developed. A study of the general-purpose implementation with fixed-point codification is presented, as well as the quantization effects. The architecture is implemented in the Xilinx Virtex-IV XC4VLX25 device, and timing and area data are provided. Synthesis details are exploited. A simulation using dynamic circuit switching is carried out in order to validate the systems dynamic reconfiguration aspects. The architecture was tested in the training of three different benchmarks; the training on the reconfigurable hardware was accelerated up to 30 times when compared with software solution, and studies points to an area saving up to 22.38% depending on the synthesis and implementation methodologies adopted in the project.