Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

Este trabalho apresenta uma metodologia para a geração automática de ASICs, em VHDL, a partir da linguagem de entrada Java. Como linguagem de especificação adotou-se a Linguagem Java por esta possuir características desejáveis para especificação a nível de sistema, como: orientação a objetos, portabilidade e segurança. O sistema é especificamente projetado para suportar síntese de ASICs a partir dos modelos de computação Máquina de Estados Finita e Pipeline. Neste trabalho, adotou-se estes modelos de computação por serem mais usados em sistemas embarcados As principais características exploradas são a disponibilização da geração de ASICs para a ferramenta SASHIMI, o alto nível de abstração com que o projetista pode contar em seu projeto, as otimizações de escalonamento realizadas automaticamente, e o sistema ser capaz de abstrair diferentes modelos de computação para uma descrição em VHDL. Portanto, o ambiente permite a redução do tempo de projeto e, consequentemente, dos custos agregados, diminuindo a probabilidade de erros na elaboração do projeto, portabilidade e reuso de código – através da orientação a objetos de Java – podendo-se proteger os investimentos prévios em desenvolvimento de software. A validação desses conceitos foi realizada mediante estudos de casos, utilizando-se algumas aplicações e analisando os resultados obtidos com a geração dos ASICs.

Na presente Tese, foi investigado o efeito de tratamentos térmicos reativos nas propriedades físico-químicas e, em alguns casos, nas propriedades elétricas de filmes de SiO2 crescidos termicamente sobre carbeto de silício. Foram abordados os principais processos que visam melhorar as propriedades elétricas da interface SiO2/SiC: reoxidação em O2 e H2O (vapor d’água) e tratamentos térmicos em H2 e NO. Na etapa em que foi investigado o efeito da temperatura de reoxidação em estruturas SiO2/SiC, foram utilizadas técnicas de microscopia de força atômica e análise por reação nuclear, que nos permitiram concluir que uma reoxidação em O2 realizada a baixa temperatura reduz a rugosidade da interface, enquanto que uma reoxidação em alta temperatura aumenta a sua rugosidade, provavelmente aumentando os defeitos eletricamente ativos dessa estrutura. Na segunda etapa, investigamos a incorporação, distribuição em profundidade e dessorção de hidrogênio no sistema SiO2/SiC utilizando análises por reações nucleares. Observamos uma ligação química do hidrogênio muito mais forte com a estrutura SiO2/SiC e com SiC do que no caso do SiO2/Si e do Si. O efeito de tratamentos térmicos em atmosfera de NO e O2 feitos em diferentes seqüências também foi investigado. Através de análises por Espectroscopia de Fotoelétrons induzidos por Raios-X, análises com feixes de íons e curvas Capacitância-Voltagem, foi observada uma forte troca isotópica entre o oxigênio da fase gasosa e o oxigênio do filme dielétrico, além do benéfico efeito do nitrogênio nas propriedades elétricas da interface SiO2/SiC. As investigações da incorporação de vapor d’água nos filmes de SiO2 crescidos sobre SiC e sobre Si, feitas utilizando análises com feixes de íons, mostraram diferenças marcantes na interação da água com as duas estruturas. Houve maior incorporação de oxigênio no filme pré-existente de SiO2 sobre SiC do que em SiO2/Si, evidenciando uma maior concentração de defeitos nesses filmes sobre SiC. Hidrogênio também foi incorporado em maiores quantidades nas estruturas SiO2/SiC em regiões defeituosas do filme dielétrico e da interface SiO2/SiC. Esforços para relacionar as propriedades físico-químicas observadas com as propriedades elétricas das estruturas foram feitos ao longo de todo o trabalho. / In the present thesis the effects of reactive thermal treatments on the physicochemical and, in some cases, on the electrical properties of thermally grown SiO2 films on silicon carbide were investigated. We employed the most widely used thermal treatments to passivate electrically active defects present in the SiO2/SiC interface region, namely: reoxidations in O2 and H2O (water vapor) and thermal annealings in H2 and NO. In the investigation on the effects of reoxidation temperature in the SiO2/SiC structure, atomic force microscopy and nuclear reaction analysis were used, which allowed us to conclude that a lowtemperature reoxidation in O2 leads to a decrease of the SiC surface roughness, while a high-temperature reoxidation leads to an increase of the SiC surface roughness, probably also increasing the electrically active defects near this interface. Thermally induced hydrogen incorporation, depth distribution and loss were investigated using nuclear reaction analyses. Hydrogen is found to be much more strongly bound to SiO2/SiC and to SiC structures than to their Si counterparts. The effects of thermal treatments in NO and O2 atmospheres in different sequences were also investigated. X-ray photoelectron spectroscopy, ion beam analyses and capacitance-voltage characterization allowed us to observe a strong isotopic exchange between oxygen from the gas phase and oxygen from the film, besides the beneficial effect of nitrogen on the electrical properties of the SiO2/SiC interface.The incorporation of water vapor in SiO2 films thermally grown on SiC and on Si revealed remarkably differences in the water interaction with both structures. A higher incorporation of oxygen in SiO2 pre-existent films on SiC compared with SiO2 films on Si indicates a higher concentration of defects in SiO2 films on SiC. Hydrogen was also incorporated in higher amounts in SiO2/SiC structures, both in the interface and in defective regions of the SiO2 film. Efforts to relate the observed physico-chemical properties with the electrical properties of these structures were performed along the whole work.

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial. / This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

As modernas aplicações em diversas áreas como multimídia e telecomunicações exigem arquiteturas que ofereçam altas taxas de processamento. Entretanto, os padrões e algoritmos mudam com incrível rapidez o que gera a necessidade de que esses sistemas digitais tenham também por característica uma grande flexibilidade. Dentro desse contexto, tem-se as arquiteturas reconfiguráveis em geral e, mais recentemente, os sistemas reconfiguráveis em um único chip como soluções adequadas que podem oferecer desempenho, sendo, ao mesmo tempo, adaptáveis a novos problemas e a classes mais amplas de algoritmos dentro de um dado escopo de aplicação. Este trabalho apresenta o estado-da-arte em relação a arquiteturas reconfiguráveis nos meios acadêmcio e industrial e descreve todas as etapas de desenvolvimento do processador de imagens reconfigurável DRIP (Dynamically Reconfigurable Image Processor), desde suas origens como um processador estático até sua última versão reconfigurável em tempo de execução. O DRIP possui um pipeline composto por 81 processadores elementares. Esses processadores constituem a chave do processo de reconfiguração e possuem a capacidade de computar um grande número de algoritmos de processamento de imagens, mais específicamente dentro do domínio da filtragem digital de imagens. Durante o projeto, foram desenvolvidos uma série de modelos em linguagem de descrição de hardware da arquitetura e também ferramentas de software para auxiliar nos processos de implementação de novos algorimos, geração automática de modelos VHDL e validação das implementações. O desenvolvimento de mecanismos com o objetivo de incluir a possibilidade de reconfiguração dinâmica, naturalmente, introduz overheads na arquitetura. Contudo, o processo de reconfiguração do DRIP-RTR é da ordem de milhões de vezes mais rápido do que na versão estaticamente reconfigurável implementada em FPGAs Altera. Finalizando este trabalho, é apresentado o projeto lógico e elétrico do processador elementar do DRIP, visando uma futura implementação do sistema diretamente como um circuito VLSI.

Made available in DSpace on 2015-11-13T01:05:21Z (GMT). No. of bitstreams: 1 000476054-Texto+Completo-0.pdf: 3324667 bytes, checksum: 9b5561f04ee14590ab8784667acd8130 (MD5) Previous issue date: 2015 / Advances in CMOS (Complementary Metal-Oxide-Semiconductor) allowed the miniaturization of electronic components which, in turn, caused a number of benefits, such as increased density and operating frequency of integrated circuits (ICs). However, despite the benefits, the transistors size reduction generated several challenges to IC design. Among them we can mention the aging of ICs due to of Negative Bias Temperature Instability (NBTI) phenomenon. This phenomenon degrades PMOS transistors when they are exposed to high temperatures, fundamentally associated with the ICs workload. In this context, this thesis proposes a hardware-based methodology able to monitor levels of aging over the IC life time, as well as able to minimize these effects by the IC supply voltage adjustment. In other words, the proposed methodology aims to increase the robustness of ICs used in critical applications. / Avanços na tecnologia CMOS (Complementary Metal-Oxide-Semiconductor) permitiram a miniaturização de componentes eletrônicos o que, por sua vez, trouxe consigo uma série de benefícios, tais como o aumento na densidade e na frequência de operação de Circuitos Integrados (CIs). Entretanto, apesar dos benefícios, a redução no tamanho dos transistores gerou uma série de desafios ao projeto de CIs. Dentre eles pode-se citar o envelhecimento dos CIs devido ao fenômeno do Negative Bias Temperature Instability (NBTI). Esse fenômeno degrada os transistores do tipo PMOS quando os mesmos são submetidos à elevadas temperaturas associadas fundamentalmente à funcionalidade dos CIs. Neste contexto, este trabalho propõe uma metodologia baseada em hardware capaz de monitorar níveis de envelhecimento ao longo da vida útil do CI, bem como uma forma de minimizar esses efeitos através do ajuste da tensão de alimentação CI. Em outras palavras a metodologia proposta visa aumentar a robustez de CIs utilizados em aplicações consideradas críticas.

Made available in DSpace on 2013-08-07T18:53:43Z (GMT). No. of bitstreams: 1 000449105-Texto+Completo-0.pdf: 7344775 bytes, checksum: efab9f6581cb5bf05f96ab065382419a (MD5) Previous issue date: 2012 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturização da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou possível a integração de milhões de transistores em um único Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturização resultou em signi cativos avanços tecnológicos devido fundamentalmente à diminuição do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freqüência de operação dos mesmos. Além disso, a aumento no nível de integração dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um número cada vez maior de funções aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o rápido aumento na necessidade de armazenar um volume cada vez maior de informação resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da área de silício de um System-on-Chip (SoC). A SIA Rodamap prevê que em 10 anos cerca 94% da área de um SoC será dedicada à memória [1]. Entretanto, essa miniaturização gerou vários problemas, relacionados à con abilidade, que devem ser afrontados através do uso de diferentes técnicas que visam à otimização de CIs. Neste contexto, é importante salientar o fenômeno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida útil. Especi camente em SRAMs o NBTI provoca a degradação da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das células de memória. Neste contexto, esta dissertação de mestrado tem como principal objetivo a especi cação, implementação, validação e avaliação de uma metodologia baseada em hardware para o monitoramento do nível de envelhecimento de células de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida útil. A metodologia proposta consiste na inserção de um sensor capaz de monitorar o consumo de potência dinâmica das células durante as operações de escrita a m de compará-los com os valores de nidos como padrão para uma célula não envelhecida. Finalmente, a metodologia proposta será validada funcionalmente e sua e ciência será avaliada a partir da análise da sua capacidade de monitoramento e detecção bem como, a partir dos overheads de área, performance e imunidade a variabilidade do processo de fabricação.

No presente trabalho são investigadas experimental e teoricamente as propriedades ópticas e estruturais de compostos orgânicos derivados da família hidroxifenil benzazolas visando aplicações em diodos orgânicos emissores de luz. Este trabalho baseou-se no estudo do efeito da incorporação de um radical isotiocianato nas moléculas 2-(2’-hidroxifenil)benzimidazola, 2-(2’-hidroxifenil)benzoxazola, 2-(2’-hidroxifenil)benzotiazolas. Além disso, investigou-se o efeito da remoção da ligação de hidrogênio intramolecular responsável pela ESIPT da molécula 2-(4’-isotiocianato 2’- hidroxifenil)benzotiazol. Foram realizados experimentos de absorção e fotoluminescência para verificar as energias de excitação e fluorescência dos compostos, bem como o deslocamento Stokes. As propriedades ópticas e estruturais também foram investigadas teoricamente utilizando uma abordagem computacional de cálculos de primeiros princípios, baseados na Teoria do Funcional da Densidade (DFT), implementados no programa Gaussian. Foi feita uma investigação da estrutura geométrica molecular, obtendo-se as distâncias interatômicas, estrutura dos orbitais eletrônicos, valores dos orbitais moleculares HOMO e LUMO, vibrações moleculares, e frequências dos modos vibracionais. Através da espectroscopia Raman foram obtidas as frequências dos modos vibracionais Raman ativos, que puderam ser comparados com os resultados teóricos da simulação. Após a caracterização a molécula 2-(4’-isotiocianato-2’- hidroxifenil) benzazol denominado 4OITC, foi escolhida para a construção de um Diodo Orgânico Emissor de Luz (OLED). Foram obtidos os espectros de foto e eletroluminescência dos diferentes dispositivos construídos, com objetivo de entender como as diferentes camadas do OLED interagem. / In this work the optical and structural properties of organic compounds derived from hydroxyphenyl benzoxazol family are investigated experimentally and theoretically aiming at applications in Organic Light Emitting Diodes. The work is based upon the study of the effect of incorporating an isothiocyanate moiety in the molecule 2-(2'-hydroxyphenyl)benzimidazole, 2-(2'-hydroxyphenyl)benzoxazole, 2-(2'-hydroxyphenyl) benzothiazole. Furthermore, it was investigated the effect of removing the bonding of the intramolecular hydrogen responsible for ESIPT of the molecule 2- (4'-isothiocyanate 2'-hydroxyphenyl) benzothiazole. Absorption and photoluminescence experiments were performed to verify the excitation energy and the fluorescence of the compounds, as well as the Stokes shift. Optical and structural properties were also investigated theoretically using a computational approach of first principles calculations based on Density Functional Theory (DFT) implemented in Gaussian program. An investigation of molecular geometric structure was made, obtaining the interatomic distances, structure of the electronic orbitals, the molecular orbitals HOMO and LUMO values, molecular vibrations and frequencies of the vibrational modes. Through Raman spectroscopy were obtained the frequencies of the Raman active vibrational modes which could be compared with the theoretical simulation results. After it characterized, the molecule 2-(4'-isothiocyanate-2'-hydroxyphenyl)benzoxazole, called 4OITC, was chosen for the construction of an Organic Light Emitting Diode (OLED). The photo and electroluminescence spectra from the different devices built were obtained, in order to understand how the different layers of the OLED interact.

The robust popularization of 3D videos noticed along the last decade, allied to the omnipresence of smart mobile devices handling multimedia-capable features, has led to intense development and research focusing on efficient 3D-video encoding techniques, display technologies, and 3D-video capable mobile devices. In this scenario, the Multiview Video Coding (MVC) standard is key enabler of the current 3D-video systems by leading to meaningful data reduction through advanced encoding techniques. However, real-time MVC encoding for high definition videos demands high processing performance and, consequently, high energy consumption. These requirements are attended neither by the performance budget nor by the energy envelope available in the state-of-the-art mobile devices. As a result, the realization of MVC targeting mobile systems has been posing serious challenges to industry and academia. The main goal of this thesis is to propose and demonstrate energy-efficient MVC solutions to enable high-definition 3D-video encoding on mobile battery-powered embedded systems. To expedite high performance under severe energy constraints, this thesis proposes jointly considering energy-efficient optimizations at algorithmic and architectural levels. On the one hand, extensive application knowledge and data analysis was employed to reduce and control the MVC complexity and energy consumption at algorithmic level. On the other hand, hardware architectures specifically designed targeting the proposed algorithms were implemented applying low-power design techniques, dynamic voltage scaling, and application-aware dynamic power management. The algorithmic contribution lies in the MVC energy reduction by shorten the computational complexity of the energy-hungriest encoder blocks, the Mode Decision and the Motion and Disparity Estimation. The proposed energy-efficient algorithms take advantage of the video properties along with the strong correlation available within the 3D-Neighborhood (spatial, temporal and disparity) space in order to efficiently reduce energy consumption. Our Multi-Level Fast Mode Decision defines two complexity reduction operation modes able to provide, on average, 63% and 71% of complexity reduction, respectively. Additionally, the proposed Fast ME/DE algorithm reduces the complexity in about 83%, for the average case. Considering the run-time variations posed by changing coding parameters and video content, an Energy-Aware Complexity Adaptation algorithm is proposed to handle the energy versus coding efficiency tradeoff while providing graceful quality degradation under severe battery draining scenarios by employing asymmetric video coding. Finally, to cope with eventual video quality losses posed by the energy-efficient algorithms, we define a video quality management technique based on our Hierarchical Rate Control. The Hierarchical Rate Control implements a frame-level rate control based on a Model Predictive Controller able to increase in 0.8dB (Bjøntegaard) the overall video quality. The video quality is increased in 1.9dB (Bjøntegaard) with the integration of the basic unit-level rate control designed using Markov Decision Process and Reinforcement Learning. Even though the energy-efficient algorithms drive to meaningful energy reduction, hardware acceleration is mandatory to reach the energy-efficiency demanded by the MVC. Aware of this requirement, this thesis brings architectural solutions for the Motion and Disparity Estimation unit focusing on energy reduction while attending real-time throughput requirements. To achieve the desired results, as shown along this volume, there is a need to reduce the energy related to the ME/DE computation and related to the intense memory communication. Therefore, the ME/DE architectures incorporate the Fast ME/DE algorithm in order to reduce the computational complexity while the memory hierarchy was carefully designed to find the optimal energy tradeoff between external memory accesses and on-chip video memory size. Statistical analysis where used to define the size and organization of the on-chip cache memory while avoiding increased memory misses and the consequent data retransmission. A prefetching technique based on search window prediction also supports the reduction of external memory access. Moreover, a memory power gating technique based on dynamic search window formation and an application aware power management were proposed to reduce the static energy consumption related to on-chip video memory. To implement these techniques a SRAM memory featuring multiple power states was used. The architectural contribution contained in this thesis extends the state-of-the-art by achieving real-time ME/DE processing for 4-views HD1080p running at 300MHz and consuming 57mW.