The robust popularization of 3D videos noticed along the last decade, allied to the omnipresence of smart mobile devices handling multimedia-capable features, has led to intense development and research focusing on efficient 3D-video encoding techniques, display technologies, and 3D-video capable mobile devices. In this scenario, the Multiview Video Coding (MVC) standard is key enabler of the current 3D-video systems by leading to meaningful data reduction through advanced encoding techniques. However, real-time MVC encoding for high definition videos demands high processing performance and, consequently, high energy consumption. These requirements are attended neither by the performance budget nor by the energy envelope available in the state-of-the-art mobile devices. As a result, the realization of MVC targeting mobile systems has been posing serious challenges to industry and academia. The main goal of this thesis is to propose and demonstrate energy-efficient MVC solutions to enable high-definition 3D-video encoding on mobile battery-powered embedded systems. To expedite high performance under severe energy constraints, this thesis proposes jointly considering energy-efficient optimizations at algorithmic and architectural levels. On the one hand, extensive application knowledge and data analysis was employed to reduce and control the MVC complexity and energy consumption at algorithmic level. On the other hand, hardware architectures specifically designed targeting the proposed algorithms were implemented applying low-power design techniques, dynamic voltage scaling, and application-aware dynamic power management. The algorithmic contribution lies in the MVC energy reduction by shorten the computational complexity of the energy-hungriest encoder blocks, the Mode Decision and the Motion and Disparity Estimation. The proposed energy-efficient algorithms take advantage of the video properties along with the strong correlation available within the 3D-Neighborhood (spatial, temporal and disparity) space in order to efficiently reduce energy consumption. Our Multi-Level Fast Mode Decision defines two complexity reduction operation modes able to provide, on average, 63% and 71% of complexity reduction, respectively. Additionally, the proposed Fast ME/DE algorithm reduces the complexity in about 83%, for the average case. Considering the run-time variations posed by changing coding parameters and video content, an Energy-Aware Complexity Adaptation algorithm is proposed to handle the energy versus coding efficiency tradeoff while providing graceful quality degradation under severe battery draining scenarios by employing asymmetric video coding. Finally, to cope with eventual video quality losses posed by the energy-efficient algorithms, we define a video quality management technique based on our Hierarchical Rate Control. The Hierarchical Rate Control implements a frame-level rate control based on a Model Predictive Controller able to increase in 0.8dB (Bjøntegaard) the overall video quality. The video quality is increased in 1.9dB (Bjøntegaard) with the integration of the basic unit-level rate control designed using Markov Decision Process and Reinforcement Learning. Even though the energy-efficient algorithms drive to meaningful energy reduction, hardware acceleration is mandatory to reach the energy-efficiency demanded by the MVC. Aware of this requirement, this thesis brings architectural solutions for the Motion and Disparity Estimation unit focusing on energy reduction while attending real-time throughput requirements. To achieve the desired results, as shown along this volume, there is a need to reduce the energy related to the ME/DE computation and related to the intense memory communication. Therefore, the ME/DE architectures incorporate the Fast ME/DE algorithm in order to reduce the computational complexity while the memory hierarchy was carefully designed to find the optimal energy tradeoff between external memory accesses and on-chip video memory size. Statistical analysis where used to define the size and organization of the on-chip cache memory while avoiding increased memory misses and the consequent data retransmission. A prefetching technique based on search window prediction also supports the reduction of external memory access. Moreover, a memory power gating technique based on dynamic search window formation and an application aware power management were proposed to reduce the static energy consumption related to on-chip video memory. To implement these techniques a SRAM memory featuring multiple power states was used. The architectural contribution contained in this thesis extends the state-of-the-art by achieving real-time ME/DE processing for 4-views HD1080p running at 300MHz and consuming 57mW.

Na presente Tese, foi investigado o efeito de tratamentos térmicos reativos nas propriedades físico-químicas e, em alguns casos, nas propriedades elétricas de filmes de SiO2 crescidos termicamente sobre carbeto de silício. Foram abordados os principais processos que visam melhorar as propriedades elétricas da interface SiO2/SiC: reoxidação em O2 e H2O (vapor d’água) e tratamentos térmicos em H2 e NO. Na etapa em que foi investigado o efeito da temperatura de reoxidação em estruturas SiO2/SiC, foram utilizadas técnicas de microscopia de força atômica e análise por reação nuclear, que nos permitiram concluir que uma reoxidação em O2 realizada a baixa temperatura reduz a rugosidade da interface, enquanto que uma reoxidação em alta temperatura aumenta a sua rugosidade, provavelmente aumentando os defeitos eletricamente ativos dessa estrutura. Na segunda etapa, investigamos a incorporação, distribuição em profundidade e dessorção de hidrogênio no sistema SiO2/SiC utilizando análises por reações nucleares. Observamos uma ligação química do hidrogênio muito mais forte com a estrutura SiO2/SiC e com SiC do que no caso do SiO2/Si e do Si. O efeito de tratamentos térmicos em atmosfera de NO e O2 feitos em diferentes seqüências também foi investigado. Através de análises por Espectroscopia de Fotoelétrons induzidos por Raios-X, análises com feixes de íons e curvas Capacitância-Voltagem, foi observada uma forte troca isotópica entre o oxigênio da fase gasosa e o oxigênio do filme dielétrico, além do benéfico efeito do nitrogênio nas propriedades elétricas da interface SiO2/SiC. As investigações da incorporação de vapor d’água nos filmes de SiO2 crescidos sobre SiC e sobre Si, feitas utilizando análises com feixes de íons, mostraram diferenças marcantes na interação da água com as duas estruturas. Houve maior incorporação de oxigênio no filme pré-existente de SiO2 sobre SiC do que em SiO2/Si, evidenciando uma maior concentração de defeitos nesses filmes sobre SiC. Hidrogênio também foi incorporado em maiores quantidades nas estruturas SiO2/SiC em regiões defeituosas do filme dielétrico e da interface SiO2/SiC. Esforços para relacionar as propriedades físico-químicas observadas com as propriedades elétricas das estruturas foram feitos ao longo de todo o trabalho. / In the present thesis the effects of reactive thermal treatments on the physicochemical and, in some cases, on the electrical properties of thermally grown SiO2 films on silicon carbide were investigated. We employed the most widely used thermal treatments to passivate electrically active defects present in the SiO2/SiC interface region, namely: reoxidations in O2 and H2O (water vapor) and thermal annealings in H2 and NO. In the investigation on the effects of reoxidation temperature in the SiO2/SiC structure, atomic force microscopy and nuclear reaction analysis were used, which allowed us to conclude that a lowtemperature reoxidation in O2 leads to a decrease of the SiC surface roughness, while a high-temperature reoxidation leads to an increase of the SiC surface roughness, probably also increasing the electrically active defects near this interface. Thermally induced hydrogen incorporation, depth distribution and loss were investigated using nuclear reaction analyses. Hydrogen is found to be much more strongly bound to SiO2/SiC and to SiC structures than to their Si counterparts. The effects of thermal treatments in NO and O2 atmospheres in different sequences were also investigated. X-ray photoelectron spectroscopy, ion beam analyses and capacitance-voltage characterization allowed us to observe a strong isotopic exchange between oxygen from the gas phase and oxygen from the film, besides the beneficial effect of nitrogen on the electrical properties of the SiO2/SiC interface.The incorporation of water vapor in SiO2 films thermally grown on SiC and on Si revealed remarkably differences in the water interaction with both structures. A higher incorporation of oxygen in SiO2 pre-existent films on SiC compared with SiO2 films on Si indicates a higher concentration of defects in SiO2 films on SiC. Hydrogen was also incorporated in higher amounts in SiO2/SiC structures, both in the interface and in defective regions of the SiO2 film. Efforts to relate the observed physico-chemical properties with the electrical properties of these structures were performed along the whole work.

Os erros transientes nos bits de memória de configuração dos FPGAs baseados em SRAM são um tema importante devido ao efeito de persistência e a possibilidade de gerar falhas de funcionamento no circuito implementado. Sempre que um bit de memória de configuração é invertido, o erro transiente será corrigido apenas recarregando o bitstream correto da memória de configuração. Se o bitstream correto não for recarregando, erros transientes persistentes podem se acumular nos bits de memória de configuração provocando uma falha funcional do sistema, o que consequentemente, pode causar uma situação catastrófica. Este cenário se agrava no caso de falhas múltiplas, cuja probabilidade de ocorrência é cada vez maior em novas tecnologias nano-métricas. As estratégias tradicionais para lidar com erros transientes na memória de configuração são baseadas no uso de redundância modular tripla (TMR), e na limpeza da memória (scrubbing) para reparar e evitar a acumulação de erros. A alta eficiência desta técnica para mascarar perturbações tem sido demonstrada em vários estudos, no entanto o TMR visa apenas mascarar falhas individuais. Porém, a tendência tecnológica conduz à redução das dimensões dos transistores o que causa o aumento da susceptibilidade a falhos. Neste novo cenário, as falhas multiplas são mais comuns que as falhas individuais e consequentemente o uso de TMR pode ser inapropriado para ser usado em aplicações de alta confiabilidade. Além disso, sendo que a taxa de falhas está aumentando, é necessário usar altas taxas de reconfiguração o que implica em um elevado custo no consumo de potência. Com o objetivo de lidar com falhas massivas acontecidas na mem[oria de configuração, este trabalho propõe a utilização de um sistema de redundância múltipla composto de n módulos idênticos que operam em conjunto, conhecido como (nMR), e um inovador votador auto-adaptativo que permite mascarar múltiplas falhas no sistema. A principal desvantagem do uso de redundância modular é o seu elevado custo em termos de área e o consumo de energia. No entanto, o problema da sobrecarga em área é cada vez menor devido à maior densidade de componentes em novas tecnologias. Por outro lado, o alto consumo de energia sempre foi um problema nos dispositivos FPGA. Neste trabalho também propõe-se um modelo para prever a sobrecarga de potência causada pelo uso de redundância múltipla em FPGAs baseados em SRAM. A capacidade de tolerar múltiplas falhas pela técnica proposta tem sido avaliada através de experimentos de radiação e campanhas de injeção de falhas de circuitos para um estudo de caso implementado em um FPGA comercial de tecnologia de 65nm. Finalmente, é demostrado que o uso de nMR em FPGAs é uma atrativa e possível solução em termos de potencia, área e confiabilidade medida em unidades de FIT e Mean Time between Failures (MTBF). / Soft errors in the configuration memory bits of SRAM-based FPGAs are an important issue due to the persistence effect and its possibility of generating functional failures in the implemented circuit. Whenever a configuration memory bit cell is flipped, the soft error will be corrected only by reloading the correct configuration memory bitstream. If the correct bitstream is not loaded, persistent soft errors can accumulate in the configuration memory bits provoking a system functional failure in the user’s design, and consequently can cause a catastrophic situation. This scenario gets worse in the event of multi-bit upset, whose probability of occurrence is increasing in new nano-metric technologies. Traditional strategies to deal with soft errors in configuration memory are based on the use of any type of triple modular redundancy (TMR) and the scrubbing of the memory to repair and avoid the accumulation of faults. The high reliability of this technique has been demonstrated in many studies, however TMR is aimed at masking single faults. The technology trend makes lower the dimensions of the transistors, and this leads to increased susceptibility to faults. In this new scenario, it is commoner to have multiple to single faults in the configuration memory of the FPGA, so that the use of TMR is inappropriate in high reliability applications. Furthermore, since the fault rate is increasing, scrubbing rate also needs to be incremented, leading to the increase in power consumption. Aiming at coping with massive upsets between sparse scrubbing, this work proposes the use of a multiple redundancy system composed of n identical modules, known as nmodular redundancy (nMR), operating in tandem and an innovative self-adaptive voter to be able to mask multiple upsets in the system. The main drawback of using modular redundancy is its high cost in terms of area and power consumption. However, area overhead is less and less problem due the higher density in new technologies. On the other hand, the high power consumption has always been a handicap of FPGAs. In this work we also propose a model to prevent power overhead caused by the use of multiple redundancy in SRAM-based FPGAs. The capacity of the proposal to tolerate multiple faults has been evaluated by radiation experiments and fault injection campaigns of study case circuits implemented in a 65nm technology commercial FPGA. Finally we demonstrate that the power overhead generated by the use of nMR in FPGAs is much lower than it is discussed in the literature.

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T04:17:08Z (GMT). No. of bitstreams: 1 Maltione_Ricardo_M.pdf: 11482119 bytes, checksum: 07cf928b2ccbc275265d6e812149845b (MD5) Previous issue date: 1994 / Resumo: O AMPLIFICADOR DIGITAL é um amplificador de tensões baseado na técnica de QUANTIZAÇÃO, que consiste essenciahnente de uma forma de processamento em amplitude, de sinais discretizados no tempo, baseado na operação programada de acumuladores analógicos. Na implementação clássica de amplificadores, utiliza-se comumente um amplificador operacional, em uma estrutura realimentada, onde o ganho é definido pela razão de dois resistores. Uma outra técnica utiliza capacitores chaveados, onde o ganho é definido pela razão de dois capacitores. Na técnica de QUANTIZAÇÃO, propõe-se uma nova estrutura, onde o ganho é determinado pela razão de duas fteqüências, não apresentando assim limitação, a nivel estrutural, de precisão e estabilidade associada a componentes passivos, sendo uma das suas características intrínsecas a programabilidade, uma vez que o ganho é definido por dois sinais digitais. Esta técnica é voltada para a implementação de circuitos integrados em tecnologia MOS, encontrando vantagens no universo dos circuitos analógicos de precisão e possibilitando sua integração com circuitos digitais em uma única pastilha (CHIP). Entretanto existem diversas fontes de erros na implementação real da estrutura do amplificador sendo, um dos mais críticos, causado pelo fenômeno de injeção de cargas associado às chaves analógicas MOS na transição condução-corte. Nesté trabalho são analisadas várias montagens com componentes off the shelf, simulações,e a implementação de um circuito integrado implementadoatravés do Projeto Multi-Usuário (PMU), em tecnologia CMOS -N -WELL / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Luiz Carlos Kretly / Dissertação (mestrado) - Universidade Estadual de Campinas. Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-27T07:31:49Z (GMT). No. of bitstreams: 1 GuassiJunior_Alexandre_M.pdf: 3422100 bytes, checksum: 137de903650f4affa0fe36453e6191fe (MD5) Previous issue date: 1995 / Resumo: Este trabalho teve como objetivo o desenvolvimento de um conjunto de processos de baixo custo para fabricação de células solares. As células solares foram fabricadas utilizando lâminas de silício monocristalino, com orientação cristalografica < I OO> e resistividade típica de 4.1 à 9.0 ohm.cm, tipo p dopadas com boro. Ajunção n-p foi obtida por difusão usando papéis dopantes. Estes papéis são de dois tipos, os que possuem boro e os com fósforo.A montagem de um conjunto de lâminas de silício com estes dopantes, dispostos alternadamente, permitiu a obtenção de uma estrutura n-p/p+, numa mesma etapa de processo. Esta estrutura mostrou-se muito interessante, pois melhora o contato ôhmico posterior como também constrói uma estrutura denominada "Back Surface Field" a qual provocará um aumento no rendimento da célula solar. Os contatos, tanto na parte superior como na posterior, foram feitos usando o processo de "Nickel eletroless plating" e "Bright eletroless gold plating",métodoque permite a obtenção de um bom contato ôhmico e com boa aderência / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Este trabalho apresenta uma metodologia para a geração automática de ASICs, em VHDL, a partir da linguagem de entrada Java. Como linguagem de especificação adotou-se a Linguagem Java por esta possuir características desejáveis para especificação a nível de sistema, como: orientação a objetos, portabilidade e segurança. O sistema é especificamente projetado para suportar síntese de ASICs a partir dos modelos de computação Máquina de Estados Finita e Pipeline. Neste trabalho, adotou-se estes modelos de computação por serem mais usados em sistemas embarcados As principais características exploradas são a disponibilização da geração de ASICs para a ferramenta SASHIMI, o alto nível de abstração com que o projetista pode contar em seu projeto, as otimizações de escalonamento realizadas automaticamente, e o sistema ser capaz de abstrair diferentes modelos de computação para uma descrição em VHDL. Portanto, o ambiente permite a redução do tempo de projeto e, consequentemente, dos custos agregados, diminuindo a probabilidade de erros na elaboração do projeto, portabilidade e reuso de código – através da orientação a objetos de Java – podendo-se proteger os investimentos prévios em desenvolvimento de software. A validação desses conceitos foi realizada mediante estudos de casos, utilizando-se algumas aplicações e analisando os resultados obtidos com a geração dos ASICs.

Nos últimos anos tem se dado uma evolução muito grande na área industrial de MEMS, e esta se caracteriza por desenvolvimento dos processos de microeletrônica para diminuição de custos e a própria integração de diferentes sistemas que passam a ser muito confiáveis em diferentes aplicações. Motivado pelas tendências de elevar os conhecimentos de processos para obtenção de MEMS, foi proposto um trabalho de corrosão anisotrópica de silício utilizando solução de hidróxido de potássio (KOH) junto com a adição de sais metálicos. O objetivo é comprovar o efeito de compensação cinética da reação e a influência destes metais no caráter anisotrópico e nas taxas de corrosão. Foi analisado o efeito de zinco, alumínio e cobre, e puderam ser observadas alterações nas taxas de corrosão e, conseqüentemente, nas geometrias resultantes no corpo de silício. Com a caracterização dessas mudanças comprovou-se suposições anteriores de que o efeito de compensação cinética encontrado na síntese direta de dimetilclorosilana (DMDCS) e silício, também ocorreria para a corrosão de silício em KOH, pois esses processos obedecem a lei de Arrhenius e tem um comportamento anisotrópico em silício. Os resultados obtidos, graças a um grande detalhamento de todos as etapas de processo e caracterização voltada à tecnologia do silício, comprovaram as suposições teóricas e mostraram como pode ser modificada a taxa de corrosão na anisotropia com a adição de metais em solução. / In the past few years it has been a huge evolution in industrial area of MEMS, and this one is characterized by the development of the processes of microelectronic to reduce cost and to integrate different systems that become very trustful in different applications. It is being done a work in silicon anisotropic etching in Potassium hydroxide (KOH) added with metallic impurities aiming the study of the kinetic compensation effect and the influence of these metals in the anisotropy and in etch rates. It was analyzed the effects of Zinc, Aluminum and Cupper and it could be observed changes in etch rates, and, consequently, in the resulting geometries. After characterization of theses changes it was proved that previous suppositions that the kinetic compensation effects found in direct synthesis of dimethyldichorosilane (DMDCS) and silicon would also occur for silicon anisotropic etching in KOH, due to both reactions follows Arrhenius law and are anisotropic reactions. The obtained results proved the theory suppositions that the etch rate and anisotropy can be modified when adding metals to the solution.