Os erros transientes nos bits de memória de configuração dos FPGAs baseados em SRAM são um tema importante devido ao efeito de persistência e a possibilidade de gerar falhas de funcionamento no circuito implementado. Sempre que um bit de memória de configuração é invertido, o erro transiente será corrigido apenas recarregando o bitstream correto da memória de configuração. Se o bitstream correto não for recarregando, erros transientes persistentes podem se acumular nos bits de memória de configuração provocando uma falha funcional do sistema, o que consequentemente, pode causar uma situação catastrófica. Este cenário se agrava no caso de falhas múltiplas, cuja probabilidade de ocorrência é cada vez maior em novas tecnologias nano-métricas. As estratégias tradicionais para lidar com erros transientes na memória de configuração são baseadas no uso de redundância modular tripla (TMR), e na limpeza da memória (scrubbing) para reparar e evitar a acumulação de erros. A alta eficiência desta técnica para mascarar perturbações tem sido demonstrada em vários estudos, no entanto o TMR visa apenas mascarar falhas individuais. Porém, a tendência tecnológica conduz à redução das dimensões dos transistores o que causa o aumento da susceptibilidade a falhos. Neste novo cenário, as falhas multiplas são mais comuns que as falhas individuais e consequentemente o uso de TMR pode ser inapropriado para ser usado em aplicações de alta confiabilidade. Além disso, sendo que a taxa de falhas está aumentando, é necessário usar altas taxas de reconfiguração o que implica em um elevado custo no consumo de potência. Com o objetivo de lidar com falhas massivas acontecidas na mem[oria de configuração, este trabalho propõe a utilização de um sistema de redundância múltipla composto de n módulos idênticos que operam em conjunto, conhecido como (nMR), e um inovador votador auto-adaptativo que permite mascarar múltiplas falhas no sistema. A principal desvantagem do uso de redundância modular é o seu elevado custo em termos de área e o consumo de energia. No entanto, o problema da sobrecarga em área é cada vez menor devido à maior densidade de componentes em novas tecnologias. Por outro lado, o alto consumo de energia sempre foi um problema nos dispositivos FPGA. Neste trabalho também propõe-se um modelo para prever a sobrecarga de potência causada pelo uso de redundância múltipla em FPGAs baseados em SRAM. A capacidade de tolerar múltiplas falhas pela técnica proposta tem sido avaliada através de experimentos de radiação e campanhas de injeção de falhas de circuitos para um estudo de caso implementado em um FPGA comercial de tecnologia de 65nm. Finalmente, é demostrado que o uso de nMR em FPGAs é uma atrativa e possível solução em termos de potencia, área e confiabilidade medida em unidades de FIT e Mean Time between Failures (MTBF). / Soft errors in the configuration memory bits of SRAM-based FPGAs are an important issue due to the persistence effect and its possibility of generating functional failures in the implemented circuit. Whenever a configuration memory bit cell is flipped, the soft error will be corrected only by reloading the correct configuration memory bitstream. If the correct bitstream is not loaded, persistent soft errors can accumulate in the configuration memory bits provoking a system functional failure in the user’s design, and consequently can cause a catastrophic situation. This scenario gets worse in the event of multi-bit upset, whose probability of occurrence is increasing in new nano-metric technologies. Traditional strategies to deal with soft errors in configuration memory are based on the use of any type of triple modular redundancy (TMR) and the scrubbing of the memory to repair and avoid the accumulation of faults. The high reliability of this technique has been demonstrated in many studies, however TMR is aimed at masking single faults. The technology trend makes lower the dimensions of the transistors, and this leads to increased susceptibility to faults. In this new scenario, it is commoner to have multiple to single faults in the configuration memory of the FPGA, so that the use of TMR is inappropriate in high reliability applications. Furthermore, since the fault rate is increasing, scrubbing rate also needs to be incremented, leading to the increase in power consumption. Aiming at coping with massive upsets between sparse scrubbing, this work proposes the use of a multiple redundancy system composed of n identical modules, known as nmodular redundancy (nMR), operating in tandem and an innovative self-adaptive voter to be able to mask multiple upsets in the system. The main drawback of using modular redundancy is its high cost in terms of area and power consumption. However, area overhead is less and less problem due the higher density in new technologies. On the other hand, the high power consumption has always been a handicap of FPGAs. In this work we also propose a model to prevent power overhead caused by the use of multiple redundancy in SRAM-based FPGAs. The capacity of the proposal to tolerate multiple faults has been evaluated by radiation experiments and fault injection campaigns of study case circuits implemented in a 65nm technology commercial FPGA. Finally we demonstrate that the power overhead generated by the use of nMR in FPGAs is much lower than it is discussed in the literature.

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

Atualmente, o serviço digital conhecido como Vídeo sob Demanda - Video on Demand (VoD) - está em ascensão e costuma requerer uma quantidade significativa de recursos físicos para a sua implementação. Para reduzir os custos de operacionalização desse serviço, uma das alternativas comumente usada é o emprego de proxies que cacheiam as partes mais importantes do acervo, com o objetivo de atender a demanda para esse conteúdo no lugar do servidor primário do sistema VoD. Nesse contexto, para melhorar a eficiência do proxy, propõe-se neste trabalho um novo algoritmo de cacheamento que explora o posicionamento dos clientes ativos para determinar a densidade de clientes dentro de uma janela de tempo existente em frente de cada trecho de vídeo. Ao cachear os trechos de vídeo com maior densidade em frente a eles, o algoritmo é capaz de alcançar um alto desempenho, em termos de taxa de acertos para as requisições recebidas pelo proxy, durante intervalos de alta carga de trabalho. Para avaliar esta abordagem, o novo algoritmo desenvolvido foi comparado com outros de natureza semelhante, fazendo uso tanto de métricas tradicionais, como a taxa de acertos, como também de métricas físicas, como, por exemplo, o uso de recursos de processamento. Os resultados mostram que o novo algoritmo explora melhor a banda de processamento disponível na arquitetura de base do proxy para obter uma taxa de acertos maior em comparação com os algoritmos usados na análise comparativa. Por fim, para dispor das ferramentas necessárias para construir essa análise, produziu-se uma outra contribuição importante nesse trabalho: a implementação de um simulador de proxies VoD que, até onde se sabe, é o primeiro a possibilitar a avaliação do hardware utilizado para implementar essa aplicação. / Today, Video on Demand (VoD) is a digital service on the rise that requires a lot of resources for its implementation. To reduce the costs of running this service, one of the commonly used alternatives is using proxies that cache the most important portions of the collection in order to meet the demand for this content in place of the primary server of the VoD system. In this context, to improve the efficiency of proxy, we proposed a novel caching algorithm that explores the positioning of the active clients to determine the density of clients inside a time window existing in front of each video chunk. By caching the video chunks with the greater density in front of them, the algorithm is able to achieve high performance, in terms of the hit ratio for the requests received by the proxy, during periods of high workload. To better evaluate our approach, we compare it with others of similar nature, using both traditional metrics like hit rate, as well as physical metrics, such as the use of processing resources. The results show that the new algorithm exploits the processing bandwidth available in the underlying architecture of the proxy for obtaining a larger hit rate in comparison to the other algorithms used in the comparative analysis. Finally, to dispose of the necessary tools to perform this analysis, we produced another important contribution in this work: the implementation of a VoD proxy simulator that, to the best of our knowledge, is the first one to enable the evaluation of the hardware used to implement this application.

Os circuitos digitais cada vez mais são exigidos quanto ao desempenho e modularidade nos processos dos dias atuais. Para resolver estes processos, o comércio utiliza largamente circuitos digitais síncronos, que se baseiam no controle do sincronismo através de um relógio central. Esses circuitos, apesar de serem de fácil implementação e terem uma metodologia já conhecida, apresentam limitações quando se considera a distribuição dos sinais de sincronismo, a interferência do meio e os possíveis atrasos. Os circuitos assíncronos apresentam uma solução natural a essas exigências, uma vez que, possuem independência do sinal do relógio e toda sua construção é modular. Este trabalho apresenta um estudo comparativo de alguns estilos de projetos para construção de circuitos assíncronos utilizando dispositivos programados por lógica, PLDs, utilizando ferramentas de síntese lógica comerciais para circuitos síncronos. Esses circuitos assíncronos são descritos em VHDL para as células Muller, elementos M de N, registrador assíncrono, somadores e circuitos mais complexos em anel assíncrono e implementados em CPLDs e FPGAs. Os circuitos mais complexos são construídos em quatro estilos de projeto para os circuitos dos somadores: Descrição comportamental com indicação forte do sinal, DIMS, NCL e derivação a partir de circuito combinacional síncrono. Através dessa avaliação foi possível verificar as tendências do custo de elementos de programação e atrasos para realização de cálculos, frente aos circuitos síncronos similares. / This work presents a study about the implementation of asynchronous circuits on programmable devices platform. It investigates four different ways of implementing asynchronous circuits, including implementation of several different circuits in platforms provided by three different manufacturers. The implemented asynchronous circuits have a very poor performance when compared to their synchronous counterpart. However, this was expected as the platforms used were developed to be used with synchronous designs. The contributions of this work are in the following areas. First, it was described in detail how to implement VHDL code for self-timed designs. Second, different design were implemented to test the VHDL descriptions in the chosen platforms. Third, by comparing four different asynchronous styles, it is possible to find a style that is the more adequate for use in current FPGAs. Fourth, by analyzing the results obtained, it was possible to derive some conclusions on why asynchronous designs are so costly for these platforms and derive some suggestions to be used in the implementation of asynchronous FPGAs.

Este trabalho teve como objetivo principal o estudo de técnicas de nanofabricação aplicadas a filmes semicondutores do grupo 111-V, crescidos pela técnica de epitaxia por feixe molecular. Padrões, visando o domínio da técnica e a produção de nano-estruturas foram criados em filmes de GaAs utilizando-se a técnica de litografia por feixe de elétrons e ataques químicos. Os padrões foram gerados a partir de um software especial de controle que, acoplado ao microscópio eletrônico de varredura, através de uma interface, permite o controle externo da varredura x-y do feixe de elétrons. Estudamos o comportamento da espessura do filme de elétron-resiste poli (metacrilato de metila) (PMMA) em função da temperatura, aplicando soluções com pesos moleculares variados sobre filmes semicondutores, dissolvidos em Xileno, Monoclorobenzeno e Acetona. Investigamos o uso do ultra-som nos processos de revelação do PMMA e no ataque químico de superfícies de GaAs. Através da análise do ataque químico empregando várias formulações a base de ácidos em GaAs (100) e (3 1 l)A e B, determinamos a velocidade de ataque em cada caso, classificando as propriedades obtidas para a superfície. Em GaAs (100) avaliamos a dependência entre a rugosidade da face atacada e o tempo de ataque para uma solução de NH4OH:H2O (pH=7). Os resultados por nós obtidos formam um conjunto de dados que servirão de apoio a trabalhos futuros, desenvolvidos em nano-fabricação aplicada a filmes de GaAs, crescido em planos diferentes do (100). / This work had as main objective the study of nanofabrication techniques applied to thin semiconductor 111-V films, grown by molecular beam epitaxy. Patterns were generated to verifying the domain of the technique in the production of nanostructures in GaAs films, by means of chemical attack and electro-lithography. The patterns were generated with special software that connects the electronic microscope(Leo 440), through an interface that allows the externa1 control of the x-y sweeping for the electron beam. We studied the behaviour of the thickness of the electron-resists films of poly-methyl-metacrilate in hnction of the Spinner rotation, applying solutions with varied molecular weights on semiconductor films, dissolved in Xilene, Monoclorobenzene and Acetone. We investigated the use of the ultra-sound in the processes of revelation of PMMA and in the chemical attack of surfaces of GaAs. Through the analysis of the chemical attack using severa1 formulations of acids in GaAs (100) and (311)A and B, we determined the attack rate in each case, classifying the properties obtained for the surface. In GaAs (100) we evaluated the dependence between the nano-rugosity of the attacked face with the time of attack for a solution of NH4OH:H2O2 (pH=7). The results obtained by us form a group of data that will support future works, to be developed in nanofabrication applied to GaAs thin films grown in plans different from the (100).

As modernas aplicações em diversas áreas como multimídia e telecomunicações exigem arquiteturas que ofereçam altas taxas de processamento. Entretanto, os padrões e algoritmos mudam com incrível rapidez o que gera a necessidade de que esses sistemas digitais tenham também por característica uma grande flexibilidade. Dentro desse contexto, tem-se as arquiteturas reconfiguráveis em geral e, mais recentemente, os sistemas reconfiguráveis em um único chip como soluções adequadas que podem oferecer desempenho, sendo, ao mesmo tempo, adaptáveis a novos problemas e a classes mais amplas de algoritmos dentro de um dado escopo de aplicação. Este trabalho apresenta o estado-da-arte em relação a arquiteturas reconfiguráveis nos meios acadêmcio e industrial e descreve todas as etapas de desenvolvimento do processador de imagens reconfigurável DRIP (Dynamically Reconfigurable Image Processor), desde suas origens como um processador estático até sua última versão reconfigurável em tempo de execução. O DRIP possui um pipeline composto por 81 processadores elementares. Esses processadores constituem a chave do processo de reconfiguração e possuem a capacidade de computar um grande número de algoritmos de processamento de imagens, mais específicamente dentro do domínio da filtragem digital de imagens. Durante o projeto, foram desenvolvidos uma série de modelos em linguagem de descrição de hardware da arquitetura e também ferramentas de software para auxiliar nos processos de implementação de novos algorimos, geração automática de modelos VHDL e validação das implementações. O desenvolvimento de mecanismos com o objetivo de incluir a possibilidade de reconfiguração dinâmica, naturalmente, introduz overheads na arquitetura. Contudo, o processo de reconfiguração do DRIP-RTR é da ordem de milhões de vezes mais rápido do que na versão estaticamente reconfigurável implementada em FPGAs Altera. Finalizando este trabalho, é apresentado o projeto lógico e elétrico do processador elementar do DRIP, visando uma futura implementação do sistema diretamente como um circuito VLSI.

Os circuitos digitais cada vez mais são exigidos quanto ao desempenho e modularidade nos processos dos dias atuais. Para resolver estes processos, o comércio utiliza largamente circuitos digitais síncronos, que se baseiam no controle do sincronismo através de um relógio central. Esses circuitos, apesar de serem de fácil implementação e terem uma metodologia já conhecida, apresentam limitações quando se considera a distribuição dos sinais de sincronismo, a interferência do meio e os possíveis atrasos. Os circuitos assíncronos apresentam uma solução natural a essas exigências, uma vez que, possuem independência do sinal do relógio e toda sua construção é modular. Este trabalho apresenta um estudo comparativo de alguns estilos de projetos para construção de circuitos assíncronos utilizando dispositivos programados por lógica, PLDs, utilizando ferramentas de síntese lógica comerciais para circuitos síncronos. Esses circuitos assíncronos são descritos em VHDL para as células Muller, elementos M de N, registrador assíncrono, somadores e circuitos mais complexos em anel assíncrono e implementados em CPLDs e FPGAs. Os circuitos mais complexos são construídos em quatro estilos de projeto para os circuitos dos somadores: Descrição comportamental com indicação forte do sinal, DIMS, NCL e derivação a partir de circuito combinacional síncrono. Através dessa avaliação foi possível verificar as tendências do custo de elementos de programação e atrasos para realização de cálculos, frente aos circuitos síncronos similares. / This work presents a study about the implementation of asynchronous circuits on programmable devices platform. It investigates four different ways of implementing asynchronous circuits, including implementation of several different circuits in platforms provided by three different manufacturers. The implemented asynchronous circuits have a very poor performance when compared to their synchronous counterpart. However, this was expected as the platforms used were developed to be used with synchronous designs. The contributions of this work are in the following areas. First, it was described in detail how to implement VHDL code for self-timed designs. Second, different design were implemented to test the VHDL descriptions in the chosen platforms. Third, by comparing four different asynchronous styles, it is possible to find a style that is the more adequate for use in current FPGAs. Fourth, by analyzing the results obtained, it was possible to derive some conclusions on why asynchronous designs are so costly for these platforms and derive some suggestions to be used in the implementation of asynchronous FPGAs.

Atualmente, o serviço digital conhecido como Vídeo sob Demanda - Video on Demand (VoD) - está em ascensão e costuma requerer uma quantidade significativa de recursos físicos para a sua implementação. Para reduzir os custos de operacionalização desse serviço, uma das alternativas comumente usada é o emprego de proxies que cacheiam as partes mais importantes do acervo, com o objetivo de atender a demanda para esse conteúdo no lugar do servidor primário do sistema VoD. Nesse contexto, para melhorar a eficiência do proxy, propõe-se neste trabalho um novo algoritmo de cacheamento que explora o posicionamento dos clientes ativos para determinar a densidade de clientes dentro de uma janela de tempo existente em frente de cada trecho de vídeo. Ao cachear os trechos de vídeo com maior densidade em frente a eles, o algoritmo é capaz de alcançar um alto desempenho, em termos de taxa de acertos para as requisições recebidas pelo proxy, durante intervalos de alta carga de trabalho. Para avaliar esta abordagem, o novo algoritmo desenvolvido foi comparado com outros de natureza semelhante, fazendo uso tanto de métricas tradicionais, como a taxa de acertos, como também de métricas físicas, como, por exemplo, o uso de recursos de processamento. Os resultados mostram que o novo algoritmo explora melhor a banda de processamento disponível na arquitetura de base do proxy para obter uma taxa de acertos maior em comparação com os algoritmos usados na análise comparativa. Por fim, para dispor das ferramentas necessárias para construir essa análise, produziu-se uma outra contribuição importante nesse trabalho: a implementação de um simulador de proxies VoD que, até onde se sabe, é o primeiro a possibilitar a avaliação do hardware utilizado para implementar essa aplicação. / Today, Video on Demand (VoD) is a digital service on the rise that requires a lot of resources for its implementation. To reduce the costs of running this service, one of the commonly used alternatives is using proxies that cache the most important portions of the collection in order to meet the demand for this content in place of the primary server of the VoD system. In this context, to improve the efficiency of proxy, we proposed a novel caching algorithm that explores the positioning of the active clients to determine the density of clients inside a time window existing in front of each video chunk. By caching the video chunks with the greater density in front of them, the algorithm is able to achieve high performance, in terms of the hit ratio for the requests received by the proxy, during periods of high workload. To better evaluate our approach, we compare it with others of similar nature, using both traditional metrics like hit rate, as well as physical metrics, such as the use of processing resources. The results show that the new algorithm exploits the processing bandwidth available in the underlying architecture of the proxy for obtaining a larger hit rate in comparison to the other algorithms used in the comparative analysis. Finally, to dispose of the necessary tools to perform this analysis, we produced another important contribution in this work: the implementation of a VoD proxy simulator that, to the best of our knowledge, is the first one to enable the evaluation of the hardware used to implement this application.