Orientador: Carlos A. dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T01:29:03Z (GMT). No. of bitstreams: 1 JimenezGrados_HugoRicardo_M.pdf: 6853818 bytes, checksum: 62615fbbddc4edfbbb2597b948dd2738 (MD5) Previous issue date: 1999 / Resumo: : Este trabalho visa a familiarização com o dispositivo MOS- Split Drain através da construção de diferentes configurações geométricas, seguindo as regras da tecnologia CMOS - 0,8 Jl1Tlda AMS (Austria Mikrosysteme International), e de suas respectivas caracterizações elétricas e magnéticas. Medidas realizadas com os diversos protótipos fabricados permitiram a constatação de diversas características divulgadas na literatura e de suas limitações. O aprendizado que resulta deste trabalho é fundamental para o projeto que os pesquisadores do LPM2 - FEEC - UNICAMP ora realizam visando o desenvolvimento de um microsistema para a medição de consumo de energia elétrica / Abstract: This work aims at the familiarization with MOS- Split Drain transistors by constructing and measuring several units of different geometrical configurations, following the AMS (Austria Mikrosysteme International) design roles for CMOS 0.8 mm technology, and by characterizing the electrical and magnetic aspects of this device. Different prototypes were fabricated and measured, which allowed verifying either the validity or discrepancy of some of its properties published in the literature. The learning from this work is fundamental for the project, which is being carried on by researchers from LPM2 -FEEC - UNICAMP that are involved with the development of a novel microsystem for the measurement of electrical energy consumption / Mestrado / Mestre em Engenharia Elétrica

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:24:01Z (GMT). No. of bitstreams: 1 Pimenta_WallaceAlane_M.pdf: 1696709 bytes, checksum: 2f32b6a38a0f8cb824562743faee308d (MD5) Previous issue date: 2011 / Resumo: Este trabalho envolve o estudo de uma nova arquitetura para filtros integrados com freqüência de corte em sub-hertz, orientado para aplicações na área biomédica, possuindo requisitos como baixo consumo e baixa tensão de operação. Devido a sua aplicação também em sistemas implantáveis, o circuito deve operar com tensão de alimentação variando de 0,9V até 1,6V. Para as aplicações envolvendo circuitos implantáveis, as variações de temperatura não são críticas, embora o circuito tenha sido projetado para uma variação de 0°C até 100°C. Este estudo engloba análise, projeto, simulação, fabricação e caracterização experimental do filtro, sendo também testado com um modelo de sinal de eletrocardiograma (ECG). O filtro proposto é do tipo gm-C e se utiliza do controle da impedância vista pela fonte de um transistor NMOS para o ajuste da freqüência de corte. Comparativamente a outras topologias, possui vantagens como o simples controle da freqüência de corte, além da facilidade de imposição de uma tensão de modo-comum. Em termos de desvantagens, uma das principais está no fato de haver distorções significativas para sinais de alta amplitude (tipicamente acima de algumas dezenas de mili-volts). Na maioria das aplicações biomédicas, ou mesmo, por exemplo, sinais de origem sísmica, onde ambos possuem componentes de freqüência bem baixas, as amplitudes são de baixa magnitude. O principal parâmetro testado no circuito foi a freqüência de corte e seu ajuste com a corrente de polarização. Ainda, de forma a testar a capacidade do circuito de processar um sinal sem distorção, impondo um modo comum ao mesmo, foi utilizado o padrão adotado pela norma européia CENELEC (European Committee for Electrotechnical Standardization) para o sinal de ECG. No desenvolvimento foram utilizadas técnicas de projeto para circuitos de baixa potência, assim como utilização do modelo compacto ACM (Advanced Compact Model) para dimensionamento e cálculos manuais, obtendo-se expressões simples para a freqüência de corte. Fatores importantes para este tipo de projeto como correntes de fuga e nível de inversão do canal foram considerados, assim como as influências das capacitâncias parasitas. As correntes de fuga possuem um modelamento muitas vezes questionável e impreciso. Deste modo, de forma a obter uma idéia clara das fugas envolvidas, duzentos transistores NMOS unitários (0,8?m/10?m) foram colocados em paralelo para medir a fuga nas junções em função da temperatura e tensão reversa de polarização. Os dados obtidos de dez amostras de um mesmo lote mostraram um comportamento dentro do esperado. A média medida das correntes de fuga de um transistor unitário para as temperaturas de 27°C e 85°C foram respectivamente 46fA e 3,4pA. Dois filtros foram projetados para obter uma maior flexibilidade nos testes. Ambos os filtros se utilizam de uma fonte de corrente proporcional à temperatura (PTAT) única de valor típico medido igual a 5,65nA como polarização. Cada filtro se utiliza de um OP-AMP para impor o modo-comum e um divisor de corrente de Bult, obtendo-se uma corrente da ordem de pA para polarizar o filtro propriamente dito. O primeiro filtro usa a própria corrente de PTAT para polarização do nó de entrada que define a freqüência de corte. Com isto, é possível uma compensação de primeira ordem para sua variação com temperatura. O segundo filtro possui uma entrada de corrente independente, de forma que a mesma pode ser alterada externamente, possibilitando verificar a variação da freqüência de corte em função da polarização. A verificação funcional dos sub-circuitos que constituem o filtro, assim como todo o sistema, foi realizada utilizando-se simuladores SMASH/PSPICE/Cadence com modelos Bsim3v3, considerando-se a variação dos parâmetros de processo e intervalo de temperatura de 0ºC à 100ºC. O layout do circuito foi realizado através do programa Cadence, e possui uma área efetiva de 0,263mm2 para os dois filtros. A fabricação foi feita na foundry da AMS, usando-se tecnologia CMOS 0,35?m. A caracterização experimental envolveu análise da freqüência de corte, fugas em junções, resposta a um sinal de ECG, consumo e, comportamento com relação à tensão de alimentação. Resultados experimentais para a freqüência de corte do primeiro filtro, em dez amostras, resultaram em uma média de 2,38Hz e desvio padrão de 0,32Hz. A corrente de referência PTAT apresentou uma média de 6,90nA e um desvio padrão de 1,04nA. O comportamento PTAT da mesma pôde ser observado experimentalmente (de forma indireta) na faixa de 27°C à 85°C. A freqüência de corte em função da corrente de polarização foi analisada usando-se o segundo filtro, que confirmou a dependência linear por quase uma década de variação da corrente de entrada. Também, as respostas aos padrões de sinal de ECG de baixa e alta amplitude foram analisadas com sucesso no primeiro filtro. O trabalho teve seus objetivos alcançados, realizando etapas de especificação, projeto, layout e caracterização. Os resultados experimentais obtidos estão dentro do esperado, validando a arquitetura proposta de um filtro passa-altas, totalmente integrado, com freqüência de corte em sub-hertz / Abstract: This work aims the study of a new topology for integrated filters with cut-off frequencies around sub-hertz, oriented to biomedical applications, having requisites as low consumption and low voltage operation. Due to its application also in implantable systems, the circuit must operate with supply voltage varying from 0.9V to 1.6V. For applications involving implantable circuits, temperature variations are not critical, although this circuit was designed for an operation from 0ºC to 100ºC. This study conducts analyses, design, simulation, fabrication and experimental characterization of the filter, being tested with an electrocardiogram signal (ECG). The proposed filter is a gm-C type and uses the control of the impedance seen from the source of a NMOS transistor to adjust the cut-off frequency. Comparatively to other topologies, it has advantages as simple cut-off frequency control and its easiness to impose a common-mode voltage. As drawbacks, one of the most significant is in the fact of having significant distortions with high amplitude signals (tipically above some tens of milli-volts). In most biomedical applications, or even signals with a seismic origin, for example, where both have very low frequency components, their amplitudes are low in magnitude. The main tested parameter in the circuit was the cut-off frequency and its adjustment with the biasing current. Besides, as a test for the circuit capability of processing a signal without distortion, while imposing it a common-mode, it was used a standard from an European norm called CENELEC (European Committee for Electrotechnical Standardization) for the ECG signal. In the development were used design techniques for low power circuits, as well as the use of the compact model ACM (Advanced Compact Model) for dimensioning and hand calculations, getting simple expression for the cut-off frequency. Important factors for this kind of project as leakage current and channel inversion level were considered, also the influence of stray capacitances. The leakage current has a doubtful and imprecise modeling. Herewith, as a way to get a better idea of leakage values involved, two hundred unity NMOS transistors (0,8?m/10?m) were placed in parallel in order to measure the junction leakages as a function of temperature and reverse voltage biasing. The obtained data for ten samples of a single batch showed a behavior as expected. The mean value for the leakage currents of a unity transistor for temperatures between 27ºC and 85ºC were repectivelly, 46fA and 3.4pA. Two filters were designed to obtain a larger flexibility during the tests. Both filters use a unique PTAT current source with measured typical value equal to 5,65nA as biasing. Each filter uses an OP-AMP to impose a common-mode voltage and a Bult current divider, getting a current with a magnitude of pA to bias the filter itself. The first filter uses the proportional to temperature (PTAT) current directly from source to bias the input branch that defines the cut-off frequency. The second filter has and independent input, so that it can be changed externally, allowing to verify the cut-off frequency as a function of biasing current. The functional verification of the sub-circuits that build-up the filter, as the whole system, was performed using simulators SMASH/PSPICE/Cadence with Bsim3v3 models, considering the process parameters variations and temperature interval from 0ºC to 100ºC. The circuit layout was developed through Cadence program, and has an effective area of 0,263mm2 for both filters. The fabrication was done on AMS foundry, using the CMOS 0.35?m technology. The experimental characterization considered cut-off frequency analysis, junction leakages, response to an ECG signal, consumption and, behavior with respect to supply voltage. Experimental results for cut-off frequency of the first filter, on ten samples, resulted in a mean value of 2.38Hz with a standard deviation of 0.32Hz. The PTAT current presented a mean value of 6.90nA with 1.04nA of standard deviaton. The PTAT behavior of this current could be experimentally observed on range of 27ºC to 85ºC. The cut-off frequency as a function of biasing current was analyzed using the second filter, which confirmed the linear dependency for almost a decade of input current variation. Also, the responses to ECG standard signals of low and high amplitudes were analyzed successfully on the first filter. This work has achieved its purpose, making specifications stages, design, layout and characterization. The experimental results obtained are within expected, validating the proposed architecture of a high-pass filter, fully integrated, with cut-off frequency in sub-hertz / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: José Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-18T14:08:46Z (GMT). No. of bitstreams: 1 Tercariol_WalterLuis_M.pdf: 969536 bytes, checksum: ef254c40a948622d6670f2ff90bee6dd (MD5) Previous issue date: 2011 / Resumo: Esse trabalho visa conceber um circuito baseado na teoria e técnica translinear a fim de ser utilizado na camada física de geração de pulsos de transmissão de dados chamado LIN "Local Interconect Network" difundido largamente na indústria automotiva e utilizado como protocolo de transmissão de dados de baixa velocidade 10kbit/seg ou 20kbit/seg em anel. Esse projeto será parte integrante da malha de controle analógico dessa camada física afim de gerar transições previamente estabelecidas com taxas de subida e descida constantes em 1 Volt por micro segundo (1V/us). O projeto consiste em desenvolver um gerador de pulsos de relógio "clock" utilizando um oscilador de relaxação com corrente de referencia gerada por um circuito translinear. A implementação do circuito será em tecnologia BiCMOS trabalhando na especificação automotiva de VBAT de 6 V a 40 V e variação de temperatura de -40ºC a 150ºC e devera ser capaz de gerar uma frequência inversamente proporcional a variação positiva da bateria convertendo-se em pulsos finitos de "clock" por intermédio de um oscilador de relaxação que realimentara o sistema de controle ao qual gerencia a "forca" a ser aplicada ao barramento LIN a qual varia de 1k Ohm/1nF a 500Ohm/10nF / Abstract: A novel technique to control the LIN (Local Interconnect Network) bus slew rate transitions in automotive environment, where large fluctuations of the battery voltage are present, is reported. A bipolar translinear circuit generates a non-linear current that is used to modulate a MOS relaxation oscillator, producing a clock frequency that delivers a constant number of pulses during the LIN bus digital signal transition. This frequency modulated clock when applied to a digitally controlled analogue wave-shape driver results in a LIN bus digital transition at 10kBit/s or 20kBit/s with a slew-rate that is constant and independent of the car battery voltage. Experimental results measured in an IC implemented in a BiCMOS process showed that constant slew-rate transition of 1 V /us is obtained for battery voltages varying from 6 V to 40 V, over the temperature range of -40ºC to 150ºC / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Alaide Pellegrini Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas. Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-16T20:42:23Z (GMT). No. of bitstreams: 1 Sousa_CarlosPimentelde_M.pdf: 8353236 bytes, checksum: edd92a2daddcdde6b2345ca9a1f1cf27 (MD5) Previous issue date: 1984 / Resumo: Neste trabalho nós investigamos as condições de crescimento de uma camada de óxido de silício na interface entre o filme de Sn02 e o silício. O crescimento deste óxido, bem como suas propriedades de interface, foram estudadas em função da temperatura e ambiente de tratamento térmico; do tipo de condutividade, resistividade e orientação cristalográfica do substrato de silício. Com este propósito foram construídos capacitores de 'Sn¿O IND. 2¿/Si com dimensões de 500 x 500 '(mum) POT. 2¿ e definida uma seqüência de fabricação. Com a finalidade de verificar a possibilidade do emprego deste processo de oxidação, o qual chamamos de processo de oxidação seletiva do silício, na fabricação de transistores de efeito de campo com porta de 'Sn¿'O IND. 2¿ auto-alinhada, foram construídos transistores com diferentes geometrias e defininda também uma seqüência de fabricação. Os resultados obtidos para a espessura do óxido de silício ('Si¿¿O IND. 2¿) e para a densidade total de cargas nele presentes, bem como para os transistores, mostraram que este processo de oxidação seletiva do silício pode ser aplicado na fabricação de circuitos integrados / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Neste trabalho, apresentamos um novo processo de fabricação para a obtenção de canaletas em V em substratos de silício monocristalino (100) para um acoplamento óptico utilizando siliceto de níquel como material de máscara. O filme de siliceto de níquel (10nm de espessura para 200 nm de nickel) foi obtido por processos de evaporação térmica e posterior recozimento a baixas temperaturas ( 200 e 250°C). As canaletas em V (com profundidade de 60 mm) foram fabricadas através do processo de corrosão anisotrópica, utilizando uma solução de KOH (27%-60°C). Durante este processo, a taxa de corrosão do substrato de silício pela solução de KOH foi estimada como sendo 33.1 micrômetros/h. A composição da camada de siliceto de níquel obtida foi investigada utilizando a técnica RBS, que nos forneceu a estequiometria Ni2Si. A rugosidade de filmes de níquel e de Ni2Si foi medida pela técnica AFM. Uma análise SEM foi feita com as canaletas e guias de onda obtidos. Após o processamento das canaletas em V, elas foram alinhadas com um guia de onda simples de teste para um futuro acoplamento óptico. / In this work, we present a new fabrication process to obtain V-grooves on monocrystaline silicon substrates (100) for optical coupling using nickel silicides as mask material. The nickel silicide film 10 nm thick for 200 nm of nickel thick) was obtained using thermal evaporation and annealing processes at low temperatures (200 and 250°C) as mask for alkaline solutions. Vgrooves (60 mm deep) were fabricated by anisotropic etching process, using a KOH (27%-60°) solution. During this process, the etch rate of the silicon substrate by the KOH solution was measured as 33.1 micrometers/h. The composition of the obtained nickel silicide layer was investigated using RBS technique, which supplied us the stoichiometric Ni2Si. The roughness of nickel and Ni2Si layers was measured by AFM technique. A SEM analysis was made with the obtained Vgrooves and waveguides. After processing the V-grooves, they were aligned with a simple waveguide for a future optical coupling.

Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica. / In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.

O objetivo deste trabalho foi contribuir para o desenvolvimento de um dispositivo elétrico baseado em moléculas organometálicas sobre substratos de silício poroso visando a sua aplicação no desenvolvimento de sensores de gás. Foi proposto um procedimento de deposição de monocamadas de moléculas de Ftalocianina sobre a superfície da estrutura de silício poroso aproveitando sua elevada superfície específica. As moléculas de Ftalocianina adsorvidas sobre o filme de silício poroso oxidado termicamente não apresentaram processos de reação química preservando suas características elétricas e ópticas. Foi fabricado um dispositivo com eletrodo de Ouro baseado no filme de moléculas de Ftalocianina depositado sobre silício poroso oxidado. A partir das curvas características I x V foi identificado o mecanismo de transporte de portadores através do filme de Ftalocianina e o tipo de junção na região de eletrodo-Ftalocinina. O mecanismo é baseado na corrente limitada por cargas armadilhadas nos níveis altamente localizados no interior da banda proibida entre os níveis HOMO e LUMO das moléculas de Ftalocianina. A resposta I x V do dispositivo mostrou-se sensível à exposição a gases orgânicos mostrando maior sensibilidade para o gás (Metanol) com maior constante dielétrica, sugerindo uma importante contribuição do efeito de blindagem sobre os níveis de armadilha, e como conseqüência a diminuição da profundidade destes níveis. / The aim of this work was to contribute for the development of an electrical device based on organometallic molecules onto porous silicon bulks for the application in the development of gas sensor devices. It was proposed a procedure of deposition of monolayer of Phthalocyanine molecules onto the surface of the porous silicon structure taking advantage of its high specific surface. The Phthalocyanine molecules adsorbed on the porous silicon film thermally oxidized did not show any chemical reaction process preserving their electrical and optical characteristics. A device was fabricated with Gold electrodes based on the Phthalocyanine molecules film deposited onto oxidized porous silicon. From the (I x V) characteristic curves, the carrier transport mechanism through the Phthalocyanine film and the junction type in the Phthalocyanine-electrode region were identified. The mechanism is based on the current limited by the trapped charges in the highly localized levels inside the band gap between the HOMO and LUMO levels of the Phthalocyanine molecules. The I x V response of the device showed to be sensitive to organic gases exposition showing higher sensibility to (Methanol) gas with higher dielectric constant, suggesting an important contribution of the shield effect on the trap levels and as a result decreasing the depth of these levels.

Este trabalho reporta o estudo e desenvolvimento do processo de deposição química a vapor enriquecida por plasma de alta densidade de filmes finos de óxido de silício obtidos em ultra baixa temperatura, inferior a 100°C, tendo como fonte de silício o vapor de TEOS. O principal objetivo deste trabalho é, além da obtenção de filmes de óxido de silício com propriedades elétricas adequadas para utilização em TFTs, compreender os fenômenos que regem o processo de deposição química sob um plasma de alta densidade a partir da caracterização estrutural e elétrica de filmes depositados sob diferentes condições de processo, de modo a poder-se controlar as propriedades dos materiais obtidos. As técnicas de análise empregadas para a caracterização das amostras foram: elipsometria, FTIRS, RBS, curvas de taxa de deposição e corrosão, curvas capacitância versus tensão de alta freqüência, curvas corrente elétrica versus tensão. Os principais resultados obtidos através da caracterização elétrica de capacitores MOS com área 9 x 10-4 cm-2, construídos a partir dos filmes de SiOx depositados, são: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm e JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm. / This work reports on the results obtained from high-density plasma enhanced chemical vapor deposited silicon oxide films at ultra low temperature, i.e. 30°C, using TEOS vapor as the silicon source oxidized with assistance of argon. The objectives of this work are: first, understand the phenomena that conducts the chemical vapor deposition in high density regime in order to control the deposited silicon oxide films properties, and also obtain silicon oxide films with adequate properties, from structural and electric characterization of films deposited under different process conditions, in order to control the properties of the deposited materials, for use in TFT\'s technology. Different analysis techniques were applied to characterize the deposited layers: ellipsometry, FTIRS, RBS, deposition and etch rate curves, capacitance versus voltage in high-frequency curves and electric current versus voltage curves. Obtained results were presented and subdivided in accordance with TEOS flow used in the deposition process: 0,5 sccm (for temperatures of 30, 150 and 250°C), 1 and 4 sccm. Characterization results were obtained by the different techniques employed suggests the adequate control of the silicon oxide films characteristics according HD-PECVD/TEOS process parameters which are: stoichiometry, density, Si-H and Si-OH bonds content, position of Si-O peak and absence of organic contamination. The main results obtained from the electric characterization MOS capacitors with area 9 x 10-4 cm-2, implemented with deposited SiOx films, are: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm and JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm.

O objetivo deste trabalho foi contribuir para o desenvolvimento de um dispositivo elétrico baseado em moléculas organometálicas sobre substratos de silício poroso visando a sua aplicação no desenvolvimento de sensores de gás. Foi proposto um procedimento de deposição de monocamadas de moléculas de Ftalocianina sobre a superfície da estrutura de silício poroso aproveitando sua elevada superfície específica. As moléculas de Ftalocianina adsorvidas sobre o filme de silício poroso oxidado termicamente não apresentaram processos de reação química preservando suas características elétricas e ópticas. Foi fabricado um dispositivo com eletrodo de Ouro baseado no filme de moléculas de Ftalocianina depositado sobre silício poroso oxidado. A partir das curvas características I x V foi identificado o mecanismo de transporte de portadores através do filme de Ftalocianina e o tipo de junção na região de eletrodo-Ftalocinina. O mecanismo é baseado na corrente limitada por cargas armadilhadas nos níveis altamente localizados no interior da banda proibida entre os níveis HOMO e LUMO das moléculas de Ftalocianina. A resposta I x V do dispositivo mostrou-se sensível à exposição a gases orgânicos mostrando maior sensibilidade para o gás (Metanol) com maior constante dielétrica, sugerindo uma importante contribuição do efeito de blindagem sobre os níveis de armadilha, e como conseqüência a diminuição da profundidade destes níveis. / The aim of this work was to contribute for the development of an electrical device based on organometallic molecules onto porous silicon bulks for the application in the development of gas sensor devices. It was proposed a procedure of deposition of monolayer of Phthalocyanine molecules onto the surface of the porous silicon structure taking advantage of its high specific surface. The Phthalocyanine molecules adsorbed on the porous silicon film thermally oxidized did not show any chemical reaction process preserving their electrical and optical characteristics. A device was fabricated with Gold electrodes based on the Phthalocyanine molecules film deposited onto oxidized porous silicon. From the (I x V) characteristic curves, the carrier transport mechanism through the Phthalocyanine film and the junction type in the Phthalocyanine-electrode region were identified. The mechanism is based on the current limited by the trapped charges in the highly localized levels inside the band gap between the HOMO and LUMO levels of the Phthalocyanine molecules. The I x V response of the device showed to be sensitive to organic gases exposition showing higher sensibility to (Methanol) gas with higher dielectric constant, suggesting an important contribution of the shield effect on the trap levels and as a result decreasing the depth of these levels.

Este trabalho reporta o estudo e desenvolvimento do processo de deposição química a vapor enriquecida por plasma de alta densidade de filmes finos de óxido de silício obtidos em ultra baixa temperatura, inferior a 100°C, tendo como fonte de silício o vapor de TEOS. O principal objetivo deste trabalho é, além da obtenção de filmes de óxido de silício com propriedades elétricas adequadas para utilização em TFTs, compreender os fenômenos que regem o processo de deposição química sob um plasma de alta densidade a partir da caracterização estrutural e elétrica de filmes depositados sob diferentes condições de processo, de modo a poder-se controlar as propriedades dos materiais obtidos. As técnicas de análise empregadas para a caracterização das amostras foram: elipsometria, FTIRS, RBS, curvas de taxa de deposição e corrosão, curvas capacitância versus tensão de alta freqüência, curvas corrente elétrica versus tensão. Os principais resultados obtidos através da caracterização elétrica de capacitores MOS com área 9 x 10-4 cm-2, construídos a partir dos filmes de SiOx depositados, são: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm e JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm. / This work reports on the results obtained from high-density plasma enhanced chemical vapor deposited silicon oxide films at ultra low temperature, i.e. 30°C, using TEOS vapor as the silicon source oxidized with assistance of argon. The objectives of this work are: first, understand the phenomena that conducts the chemical vapor deposition in high density regime in order to control the deposited silicon oxide films properties, and also obtain silicon oxide films with adequate properties, from structural and electric characterization of films deposited under different process conditions, in order to control the properties of the deposited materials, for use in TFT\'s technology. Different analysis techniques were applied to characterize the deposited layers: ellipsometry, FTIRS, RBS, deposition and etch rate curves, capacitance versus voltage in high-frequency curves and electric current versus voltage curves. Obtained results were presented and subdivided in accordance with TEOS flow used in the deposition process: 0,5 sccm (for temperatures of 30, 150 and 250°C), 1 and 4 sccm. Characterization results were obtained by the different techniques employed suggests the adequate control of the silicon oxide films characteristics according HD-PECVD/TEOS process parameters which are: stoichiometry, density, Si-H and Si-OH bonds content, position of Si-O peak and absence of organic contamination. The main results obtained from the electric characterization MOS capacitors with area 9 x 10-4 cm-2, implemented with deposited SiOx films, are: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm and JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm.