Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2017-05-25T12:10:45Z No. of bitstreams: 1 Elcio Kondo_.pdf: 2605139 bytes, checksum: bc6eb6e69a381723f69fbce90af22fab (MD5) / Made available in DSpace on 2017-05-25T12:10:45Z (GMT). No. of bitstreams: 1 Elcio Kondo_.pdf: 2605139 bytes, checksum: bc6eb6e69a381723f69fbce90af22fab (MD5) Previous issue date: 2017-01-11 / Nenhuma / Atualmente vários equipamentos eletrônicos são equipados com memórias NAND Flash para armazenar dados. Essas memórias são controladas através de um circuito integrado com um controlador de memória, que internamente possui um sistema para garantir a integridade das informações armazenadas, os quais são conhecidos por Error Correction Codes (ECC). Os ECCs são códigos capazes de detectar e corrigir erros através de bits redundantes adicionados à informação. Normalmente, os códigos ECC são implementados em hardware dentro do controlador de memória NAND Flash. Neste trabalho comparou-se alguns códigos de ECC utilizados pela indústria, para as comparações utilizou-se os códigos ECC: Hamming, BCH (Bose-Chaudhuri-Hocquenghem) e Reed- Solomon. Sistematicamente realizou-se comparações entre os ECCs selecionados e escolheu-se os dois mais apropriados (BCH e Hamming), os quais foram implementados em linguagem VHDL, o que possibilitou identificar o código com melhor vantagem econômica no uso em memórias NAND Flash. / Nowadays several electronic equipment are using NAND Flash memories to store data. These memories are controlled by an integrated circuit with an memory controller embedded that internally has a system to ensure the integrity of the stored information, that are known as Error Correction Codes (ECC). The ECCs are codes that can detect and correct errors by redundant bits added to information. Usually the ECC codes are implemented on NAND Flash memory controller as a hardware block. On this text ECC codes used by industry, the Hamming code, BCH (Bose-Chaudhuri-Hocquenghem) and Reed-solomon codes were compared.Systemically compare between selected ECCs were done and selected two codes (BCH and Hamming), which were described in VHDL language and allowed to identify the best code with better economical advantage for NAND Flash memories.

Οι MLC NAND Flash μνήμες παίζουν πρωταγωνιστικό ρόλο για την αποθήκευση δε- δομένων, καθώς έχουν μεγάλη αποθηκευτική ικανότητα λόγω της μεγάλης πυκνότητάς τους, χαμηλό κόστος και χαμηλή απαίτηση σε ισχύ. Για τους λόγους αυτούς, έγινε εφικτό από τους σκληρούς δίσκους οδήγησης (HDDs) πλέον έχουμε περάσει στην εποχή των Solid State Drives (SSDs) που αποτελούν ένα μεγάλο βήμα για την αποθήκευση δεδομένων αποδοτικά και αξιόπιστα. Βέβαια η παρουσία λαθών στις MLC NAND Flash μνήμες, λόγω φαινομένων όπως η γήρανση του υλικού καθιστά απαραίτητη την εφαρμογή κωδίκων διόρθωσης λαθών (ECC) ώστε να διατηρηθεί η αξιοπιστία σε επιθυμητά επίπεδα. Σκοπός λοιπόν αυτής της διπλωματικής είναι αρχικά η ανάπτυξη ενός παραμετροποιήσιμου μοντέλου MLC NAND Flash μνήμης για την εξομοίωση εμφάνισης λαθών. Στη συνέχεια η χρησιμοποίηση soft-decision Low Density Parity Check (LDPC) κωδίκων για τη διόρθωση λαθών με τέτοι οτρόπο ώστε να παρατείνουμε το χρόνο ζωής της μνήμης και τελικά να υπολογίσουμε το Life Time Capacity που αποτελεί το συνολικό μέγεθος της πληροφορίας που μπορεί να αποθηκευθεί σε μία μνήμη καθ’όλη τη διάρκεια ζωής της. / --

Η συμπεριφορά των NAND Flash μνημών, της πιο επιτυχημένης τε- χνολογίας Non-Volatile μνημών σήμερα, αλλοιώνεται με την αύξηση των εγγραφών. Αυτή η διαδικασία, που ονομάζεται γήρανση, πέρα από μη ανα- στρέψιμη είναι και πολύ σημαντική για τον σχεδιασμό συστημάτων που χρησιμοποιούν NAND Flash μνήμες (π.χ. SSD), επειδή επηρεάζει την ΙΟ απόδοση και την αξιοπιστία του συστήματος. Τα πειράματα πάνω σε πραγ- ματικές NAND Flash μνήμες είναι χρονοβόρες και μη αναστρέψιμες δια- δικασίες, καθώς νέες εγγραφές στην μνήμη αυξάνουν την γήρανση και η συμπεριφορά του συστήματος αλλάζει. Σκοπός της παρούσας διπλωματικής εργασίας, είναι η ανάπτυξη ενός συστήματος που θα μπορεί να εξομοιώσει σε πραγματικό χρόνο και με με- γάλη ακρίβεια την συμπεριφορά NAND Flash μνημών με συνθήκες γή- ρανσης παραμετροποιημένες από τον χρήστη. Τα βασικά πλεονεκτήματα αυτής της προσέγγισης είναι τα ακόλουθα: η τεχνολογία που εξομοιώνεται μπορεί να χρησιμοποιηθεί υπό ίδιες συνθήκες γήρανσης για επαναληπτικά πειράματα και το ίδιο σύστημα μπορεί να χρησιμοποιηθεί για να συγκρίνει διαφορετικές τεχνολογίες μνημών υπό διαφορετικές συνθήκες γήρανσης χρησιμοποιώντας τις ίδιες ρυθμίσεις hardware. / The behavior of NAND Flash, the most successful non-volatile memory technology today, deteriorates as the number of write accesses increases. This process, known as aging, is not only irreversible but also critical for the design of systemsthat use NAND Flash (ie. Solid-State Drives), since it affects the system’s IO performance and the required overhead for achieving a specific level of reliability. Experimental characterization of NAND Flash-based systems during their whole lifetime is a time-consuming and non-repetitive process, since further programming cycles increase aging, and the system's behavior changes. In this work, we present the architecture and experimental resultsof a system that can be used to emulate in real-time and with high precision the behavior of NAND Flash memories underuser-defined aging conditions. The main advantages of this approach are the following: the emulated technology can be used under the same aging conditions for repetitive experiments and under different aging conditions using the same hardware setup.

International Telemetering Conference Proceedings / October 20-23, 2003 / Riviera Hotel and Convention Center, Las Vegas, Nevada / Due to the rotating mechanism in mechanical disks, they cannot provide the top-level reliability required for operation in harsh military environments. This paper describes three COTS alternatives to mechanical disks: ruggedized mechanical disks, solid-state flash disks and stacked PC Cards. It discusses their cost-effectiveness and aspects such as environmental specifications, endurance and data reliability. It highlights several methods used by flash disks to enhance endurance and reliability, as well as flash pricing and density trends. It presents data security requirements in actual emergency situations, and how flash disks can meet these requirements. It concludes with a feature-by-feature comparison of ruggedized disks, flash disks and stacked PC Cards.

ITC/USA 2005 Conference Proceedings / The Forty-First Annual International Telemetering Conference and Technical Exhibition / October 24-27, 2005 / Riviera Hotel & Convention Center, Las Vegas, Nevada / This paper discusses data storage requirements for data acquisition systems, and evaluates the ability of three of the most popular COTS data storage solutions - mechanical disk, ruggedized mechanical disk and solid-state flash disk - to meet these requirements today and in the future. It addresses issues of capacity, data reliability, endurance, form factor, cost and security. It concludes with a discussion of trends to implement high-speed serial interfaces in data acquisition systems, and the challenges that these trends pose for COTS storage solutions.

Τις τελευταίες δεκαετίες, η ανάπτυξη των non-volatile μνημών (NVMs) κατέστησε ικανή την αντικατάσταση volatile μνημών, όπως των DRAMs και των μαγνητικών σκληρών δίσκων (HDDs), σε caching και storage εφαρμογές, αντίστοιχα. Οι δίσκοι στερεάς κατάστασης (SSDs) που βασίζονται σε NAND Flash μνήμες έχουν ήδη αναδειχθεί ως ένα χαμηλού κόστους, υψηλής απόδοσης και αξιόπιστο μέσο στα σύγχρονα συστήματα αποθήκευσης. Επιπλέον, οι ιδιότητες των υλικών αλλαγής φάσης και η πρόσφατη κλιμάκωση της Phase-Change μνήμης (PCM), την καθιστά ένα τέλειο υποψήφιο για την ανάπτυξη μνημών τυχαίας προσπέλασης αλλαγής φάσης (PCRAMs). Η ραγδαία κλιμάκωση των NVMs, με διαδικασίες ολοκλήρωσης κάτω από 19nm, και η χρήση της multi-level cell (MLC) τεχνολογίας συνέβαλλαν στην αύξηση της πυκνότητας αποθήκευσης πληροφορίας και συνεπώς μείωσαν το κόστος αποθήκευσης δραματικά. Ωστόσο, η διάρκεια ζωής των NV μνημών δεν παρέμεινε ανεπηρέαστη. Διαφορετικές παρεμβολές και πηγές θορύβου σε συνδυασμό με την επίδραση της γήρανσης έχουν ένα μεγάλο αντίκτυπο στην αξιοπιστία και την αντοχή αυτών των τεχνολογιών μνήμης, και ως εκ τούτου, των συστημάτων αποθήκευσης στα οποία χρησιμοποιούνται (SSDs, PCRAMs). Πολλές μέθοδοι και τεχνικές, όπως η μέθοδος wear-leveling, εξειδικευμένοι κώδικες ανίχνευσης και διόρθωσης λαθών (ECC) και τεχνικές pre-coding έχουν χρησιμοποιηθεί για να αντισταθμίσουν αυτές τις επιπτώσεις, ενώ άλλες, πιο περίπλοκες μεν, αλλά και πιο αποτελεσματικές, όπως η δυναμική προσαρμογή των κατωφλίων ανάγνωσης, βρίσκονται σε πειραματικό στάδιο. Η ανάπτυξη αυτών των τεχνικών βασίζεται στον πειραματικό χαρακτηρισμό των NV μνημών, τόσο σε επίπεδο κελιού όσο και σε επίπεδο ολοκληρωμένου κυκλώματος. Ο χαρακτηρισμός αυτός σχετίζεται με την μέτρηση του λόγου του αριθμού των bit σφαλμάτων προς τον αριθμό των συνολικών bits (BER) και το χρόνο απόκρισης (ανάγνωσης και εγγραφής) καθ' όλη τη διάρκεια ζωής της μνήμης, για διάφορες μορφές δεδομένων και σενάρια χρονισμών. Η διαδικασία αυτή, μέχρι τώρα, γίνεται με τη χρήση της πραγματικής NV μνήμης, συνήθως με ολοκληρωμένα κυκλώματα που βρίσκονται στο στάδιο της προ-παραγωγής, ενώ πιο ενδελεχής έλεγχος γίνεται στο τελικό στάδιο της παραγωγής. Αυτή η προσέγγιση έχει δύο σημαντικά μειονεκτήματα. Από τη μία πλευρά, είναι μια πολύ χρονοβόρα διαδικασία, δεδομένου ότι η γήρανση μίας NVM μπορεί να απαιτεί ένα μεγάλο αριθμό από program / erase (P/E) κύκλους που πρέπει να εκτελεστούν για κάθε πείραμα. Ο αριθμός αυτός κυμαίνεται από κάποιες δεκάδες χιλιάδες (NAND Flash) έως και κάποια εκατομμύρια κύκλους (PCM). Από την άλλη πλευρά, τα χαρακτηριστικά γήρανσης μίας NVM είναι αναλόγως εξαρτώμενα από τον αριθμό των Ρ/Ε κύκλων που εκτελούνται, καθιστώντας έτσι αδύνατη την διεξαγωγή διαφορετικών ή διαδοχικών πειραμάτων στην ίδια κατάσταση γήρανσης της μνήμης. Σε αυτή την εργασία παρουσιάζουμε ένα μοντέλο που αντιπροσωπεύει με ακρίβεια τη διαδικασία γήρανσης NV μνημών, αντιμετωπίζοντας τες ως ένα χρονικά μεταβαλλόμενο κανάλι επικοινωνίας βασισμένο σε ένα μη συμμετρικό n-PAM μοντέλο. Με βάση τη μοντελοποίηση των χαρακτηριστικών γήρανσης, υλοποιούμε ένα σύστημα εξομοίωσης σε πραγματικό χρόνο και με μεγάλη ακρίβεια της συμπεριφοράς NV-μνημών, κάτω από ορισμένες από το χρήστη συνθήκες γήρανσης, σε τεχνολογία FPGA. Η πλατφόρμα που παρουσιάζεται στην παρούσα εργασία βασίζεται σε μια αναπροσαρμόσιμη αρχιτεκτονική υλικού και λογισμικού που επιτρέπει την ακριβή εξομοίωση των νέων και αναδυόμενων τεχνολογιών και μοντέλων των NVMs. Η πλατφόρμα που αναπτύχθηκε μπορεί να αποτελέσει ένα πολύτιμο εργαλείο για την ανάπτυξη και αξιολόγηση αλγορίθμων και τεχνικών κωδικοποίησης. / Over the last few years, non-volatle memory (NVM) has shown a great potential in replacing volatile memory, like DRAM in caching applications, and magnetic HDDs in storage applications. NAND Flash-based solid state drives (SSDs) have already emerged as a low-cost, high-performance and reliable storage medium for both commercial and enterprise storage systems. Additionally, the properties of phase-change materials and the recent scaling of Phase-Change Memory (PCM) has made it a perfect candidate for developing phase-change random access memories (PCRAMs). The rapid scaling of NVMs, with process nodes below 19nm, and the use of multi-level cell (MLC) technologies has increased their storage density and reduced the storage cost per bit. However, their lifetime capacity has not remained unaffected. Different interferences and noise sources along with aging effects have now a great impact on the reliability and endurance of these memory technologies, and hence, on the storage systems where these memories are used (SSDs, PCRAMs). Numerous techniques, such as wear-leveling, specialized error correcting codes (ECC) and precoding techniques have been employed to compensate these effects, while others, more complex but also more efficient, like dynamic adaptation of read reference thresholds, are at an experimental level. The development of these techniques is based on experimental characterization of NVM cells and chips. Characterization is related with measuring bit error ratio (BER) and response time (read and write time) during the whole lifetime of a device, for various loading data patterns and timing scenarios. This process is performed using real NVM integrated chips, usually the engineering, pre-production parts, while more thorough testing at the system level is performed when production parts are available. This approach has two major drawbacks. On one hand it is a very time-consuming process, since the aging of an NVM may require a large number of program/erase (P/E) cycles to be performed for each experiment, ranging from tens of thousands (NAND Flash) to millions (PCM) program cycles. On the other hand, the aging characteristics of an NVM are proportionally dependent on the number of the performed P/E cycles, thus making it impossible to conduct different or successive experiments at the same aging state of a memory chip. In this work, we present a model that accurately represents the aging process of an NVM cell, by treating it as a time-variant communications channel, based on an asymmetric n-PAM model. We present the architecture of a flexible FPGA-based platform, designed for accurate emulations of NVM technologies, focusing mainly on MLC NAND Flash technologies. Accuracy is measured in reference to experimentally specified bit error probabilities for various aging conditions (ie. the number of P/E cycles applied to a NAND Flash chip), usually for random data patterns. The hardware platform presented in this work is based on a reconfigurable hardware-software architecture, which enables the accurate emulation of new and emerging models and technologies of NVMs. The developed platform can be a valuable tool for the evaluation of memory-related algorithms, signal processing and coding techniques.

Un nouveau moteur de recherche embarqué conçu pour les objets intelligents. Ces dispositifs sont généralement équipés d'extrêmement de faible quantité de RAM et une grande capacité de stockage Flash NANAD. Pour faire face à ces contraintes matérielles contradictoires, les moteurs de recherche classique privilégient soit la scalabilité en insertion ou la scalabilité en requête, et ne peut pas répondre à ces deux exigences en même temps. En outre, très peu de solutions prennent en charge les suppressions de documents et mises à jour dans ce contexte. nous avons introduit trois principes de conception, à savoir y Write-Once Partitioning, Linear Pipelining and Background Linear Merging, et montrent comment ils peuvent être combinés pour produire un moteur de recherche intégré concilier un niveau élevé d'insertion / de suppression / et des mises à jour. Nous avons mis en place notre moteur de recherche sur une Board de développement ayant un représentant de configuration matérielle pour les objets intelligents et avons mené de vastes expériences en utilisant deux ensembles de données représentatives. Le dispositif expérimental résultats démontrent la scalabilité de l'approche et sa supériorité par rapport à l'état des procédés de l'art. / A new embedded search engine designed for smart objects. Such devices are generally equipped with extremely low RAM and large Flash storage capacity. To tackle these conflicting hardware constraints, conventional search engines privilege either insertion or query scalability but cannot meet both requirements at the same time. Moreover, very few solutions support document deletions and updates in this context. we introduce three design principles, namely Write-Once Partitioning, Linear Pipelining and Background Linear Merging, and show how they can be combined to produce an embedded search engine reconciling high insert/delete/update rate and query scalability. We have implemented our search engine on a development board having a hardware configuration representative for smart objects and have conducted extensive experiments using two representative datasets. The experimental results demonstrate the scalability of the approach and its superiority compared to state of the art methods.

Dy-incorporated HfO₂ gate oxide with TaN gate electrode nMOS device has been developed for high performance CMOS applications in 22nm node technology. DyO /HfO bi-layer structure shows thin EOT with reduced leakage current and less charge trapping compared to HfO₂. Excellent electrical performance of the DyO-capped HfO₂ oxide n-MOSFET such as lower V[subscript TH], higher drive current, and improved channel electron mobility are reported. DyO/HfO samples also show better immunity for V[subscript TH] instability and less severe charge trapping characteristics. Its charge trapping characteristics, conduction mechanisms and dielectric reliability have been investigated in this work. As an application to memory device, HfON charge trapping layered NAND flash memory is developed and characterized. First, temperature-dependent Dy diffusion and the diffusion-driven Dy dipole formation process are discussed to clarify the origin of V[subscript TH] shift, and eventually modulate the effective work function in Dy-Hf-O/SiO₂ system. The Dy-induced dipoles are closely related to the Dy-silicate formation at the high-k/SiO₂ interfaces since the V[subscript FB] shift in Dy₂O₃ is caused by the dipole and coincides with the Dy-silicate formation. Dipole formation is a thermally activated process, and more dipoles are formed at a higher temperature with a given Dy content. The Dy-silicate related bonding structure at the interface is associated with the strength of the Dy dipole moment, and becomes dominant in controlling the V[subscript FB]/V[scubscript TH] shift during high temperature annealing in the Dy- Hf-O/SiO₂ gate oxide system. Dy-induced dipole reduces the degradation of the electron mobility. Second, to understand the reduced leakage current of the DyO/HfO sample, the effective barrier height of Dy₂O₃ was calculated from FN tunneling models, and the band diagram was estimated. The higher effective barrier height of Dy₂O₃, which is around 2.32 eV calculated from the F-N plot, accounts for the reduced leakage current in Dy incorporated HfO₂ nMOS devices. The lower barrier height of HfO₂ result in increased electron tunneling currents enhanced by the buildup of hole charges trapped in the oxide, which causes a severe increase of stress-induced leakage current (SILC), leading to oxide breakdown. However, the increased barrier height in Dy incorporated HfO₂ inhibits a further increase of the electron tunneling from the TaN gate, and trapped holes lessen the hole tunneling currents, resulting in a negligible SILC. The lower trap generation rate by the reduced hole trap density and the reduced hole tunneling of the Dy-doped HfO₂ dielectric demonstrates the high dielectric breakdown strength by weakening the charge trapping and defect generation during the stress. Based on these fundamental studies of the dielectric breakdown, modeling of time-dependent dielectric breakdown (TDDB) was done. The intrinsic TDDB of the Dy-doped HfO₂ gate oxide having 1 nm EOT is characterized by the progressive breakdown (PBD) model. At high temperature, the PBD becomes severe, since thermal energy causes carrier hopping between the localized weak spots. The voltage acceleration factor derived from the power law shows a realistic prediction in comparison with those from the 1/E model. The increase of the voltage acceleration factor at lower stress voltage is due to the lower trap generation rate in Dy- incorporated HfO₂. This voltage acceleration factor can be easily extended to include temperature dependency, and the effective activation energy derived from the power law is voltage dependent. Lastly, I studied the device characteristics of thin HfON charge-trap layer nonvolatile memory in a TaN/Al₂O₃/HfON/SiO₂/p-Si (TANOS) structure. A large memory window and fast erase speed, as well as good retention time, were achieved by using the NH₃ nitridation technique to incorporate nitrogen into the thin HfO₂ layer, which causes a high electron-trap density in the HfON layer. The higher dielectric constant of the HfON charge-trap layer induces a higher electric field in the tunneling oxide at the same voltage compared to non-nitrided films and, thus, creates a high Fowler-Nordheim (FN) tunneling current to increase the erase and programming speed. The trap-level energy in the HfON layer was calculated by using an amphoteric model. / text

Οι μνήμες τεχνολογίας NAND Flash χρησιμοποιούνται ευρέως για αποθήκευση δεδομένων λόγω της χαρακτηριστικής πυκνότητας, της χαμηλής απαιτούμενης ισχύος, του χαμηλού κόστους, της υψηλής διεκπεραιωτικής ικανότητας και της αξιοπιστίας τους. Η ανάπτυξη της πολυεπίπεδης τεχνολογίας (MLC) έχει καταστήσει δυνατή την αντικατάσταση των σκληρών δίσκων οδήγησης (HDDs) στις φορητές συσκευές και ορισμένους υπολογιστές με NAND μνήμες. Βεβαίως, οι NAND μνήμες δεν διακρίνονται για την απουσία λαθών κατά την αποθήκευση, αλλά στηρίζονται σε τεχνικές διορθώσεις λαθών (ECC) για να επιτύχουν την κατάλληλη αξιοπιστία. Διάφορα φαινόμενα οδηγούν σε λάθη αποθήκευσης στις Flash μνήμες. Σκοπός της παρούσας διπλωματικής εργασίας είναι η ανάλυση αυτών των μηχανισμών εισαγωγής λαθών και η μελέτη από φυσικής πλευράς της τεχνολογίας των MLC NAND Flash μνημών. καθώς και η πειραματική αξιολόγηση τους και η εξαγωγή των αναγκαίων συμπερασμάτων. / --

Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2018-09-21T17:00:26Z No. of bitstreams: 1 Guilherme Ferreira Lopes_.pdf: 4084198 bytes, checksum: ddd09816e33c4ef8fac72a3f74fcc9d5 (MD5) / Made available in DSpace on 2018-09-21T17:00:26Z (GMT). No. of bitstreams: 1 Guilherme Ferreira Lopes_.pdf: 4084198 bytes, checksum: ddd09816e33c4ef8fac72a3f74fcc9d5 (MD5) Previous issue date: 2018-05-28 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / A memória NAND Flash lidera o mercado de memórias não voláteis por prover soluções para aplicações móveis, juntando alta densidade de armazenamento em uma área de silício muito pequena e consumindo pouca energia (RICHTER, 2014). Devido à mecanismos específicos para a realização de operações na memória, elas se tornam suscetíveis à falhas funcionais de interferências, assim aumentando a importância do teste(HOU; LI, 2014). Esta dissertação apresenta o projeto de um modelo funcional de memória NAND Flash com inserção de falhas caracterizadas em 2 etapas, a primeira etapa ocorreu utilizando a ferramenta LogisimTM, projetada para desenvolver e simular circuitos lógicos de forma que possam ser apresentados visualmente, a segunda etapa consistiu no desenvolvimento também de forma modular e escalar em linguagem de descrição de hardware (VHDL). As 2 ferramentas possuem a implementação de um circuito de injeção de falhas, capaz de simular e aplicar falhas funcionais de interferência e stuck-at na memória desenvolvida. Com base no modelo comercial de memórias NAND Flash, o trabalho visa desenvolver os circuitos presentes na memória, respeitando a organização dos sinais e a organização das células em páginas e blocos, sendo uma característica específica para memórias NAND Flash. Após o desenvolvimento do modelo funcional, ocorreu a primeira etapa de verificação e validação da memória, composta pela varredura de endereços, criação e comparação dos valores esperados com valores de saída e utilização de algoritmos de teste para a validação final, finalizando o projeto com a verificação e validação de cada falha injetada para que assim tenha-se um modelo funcional de uma memória NAND Flash capaz de inserir uma determinada falha na posição exata da matriz de memória. Após a modelagem realizou-se simulações para avaliar aplicabilidade do projeto desenvolvido e os resultados mostram o atingimento de 100% de cobertura das falhas desenvolvidas, chegando ao objetivo de criar um modelo funcional para possibilitar a inserção de falhas foi atingido.