Στη σύγχρονη εποχή η ανάγκη για αξιοπιστία των δεδομένων στις νέες τηλεπικοινωνιακές εφαρμογές έχει οδηγήσει στη ανάπτυξη και βελτιστοποίηση των λεγόμενων κωδικών διόρθωσης λαθών. Πρόκειται για συστήματα που έχουν την δυνατότητα ανίχνευσης και διόρθωσης λαθών που εισέρχονται σε τμήμα της πληροφορίας που μεταφέρεται μέσω τηλεπικοινωνιακών κυρίως δικτύων λόγω του θορύβου από το περιβάλλον και πιο συγκεκριμένα από το κανάλι μετάδοσης. Υπάρχουν αρκετές κατηγορίες από τέτοιους κώδικες διόρθωσης ανάλογα της δομής και της φύσης των αλγορίθμων που χρησιμοποιούν. Οι δύο κυριότερες κατηγορίες είναι οι συνελικτικοί κώδικες και οι γραμμικοί μπλοκ κώδικες με τους οποίους θα ασχοληθούμε.Οι δύο κώδικες που θα χρησιμοποιηθούν στα πλαίσια αυτής της εργασίας είναι οι κώδικες LDPC και οι BCH. Ανήκουν και οι δυο στους γραμμικούς μπλοκ κώδικες. Σκοπός της παρούσας διπλωματικής εργασίας αποτελεί αρχικά ο σχεδιασμός και η υλοποίηση ενός παραμετρικού συστήματος κωδικοποίησης και αποκωδικοποίησης για δυαδικούς BCH κώδικες διαφόρων μεγεθών. Εκτός της παραμετροποίησης έμφαση δόθηκε στην χαμηλή πολυπλοκότητα του συστήματος, στον υψηλό ρυθμό επεξεργασίας και στην δυνατότητα χρήσης shortening. Σε δεύτερη φάση πραγματοποιήθηκε σύνδεση μεταξύ, του παραπάνω κώδικα BCH, με έναν έτοιμο κώδικα LDPC και ένα κανάλι λευκού προσθετικού θορύβου (AWGN) που σχεδιάστηκαν στα πλαίσια άλλων διπλωματικών εργασιών με τελικό αποτέλεσμα την μελέτη της συμπεριφοράς του συνολικού συστήματος σε θέματα διόρθωσης λαθών και πιο συγκεκριμένα στην μείωση του φαινομένου του error-floor που παρατηρείται στον LDPC κώδικα. Επιπλέον μελετήθηκε η απαίτηση του συστήματος σε πόρους καθώς και ο ρυθμός επεξεργασίας που επιτυγχάνεται. Οι κύριες παράμετροι του κώδικα BCH που μπορούν να μεταβληθούν είναι το μέγεθος της κωδικής λέξης και η διορθωτική ικανότητα που επιτυγχάνεται. / -

Stabilizer codes form a special class of quantum error correcting codes. Nonbinary quantum stabilizer codes are studied in this thesis. A lot of work on binary quantum stabilizer codes has been done. Nonbinary stabilizer codes have received much less attention. Various results on binary stabilizer codes such as various code families and general code constructions are generalized to the nonbinary case in this thesis. The lower bound on the minimum distance of a code is nothing but the minimum distance of the currently best known code. The focus of this research is to improve the lower bounds on this minimum distance. To achieve this goal, various existing quantum codes are studied that have good minimum distance. Some new families of nonbinary stabilizer codes such as quantum BCH codes are constructed. Different ways of constructing new codes from the existing ones are also found. All these constructions together help improve the lower bounds.

Stabilizer codes form a special class of quantum error correcting codes. Nonbinary quantum stabilizer codes are studied in this thesis. A lot of work on binary quantum stabilizer codes has been done. Nonbinary stabilizer codes have received much less attention. Various results on binary stabilizer codes such as various code families and general code constructions are generalized to the nonbinary case in this thesis. The lower bound on the minimum distance of a code is nothing but the minimum distance of the currently best known code. The focus of this research is to improve the lower bounds on this minimum distance. To achieve this goal, various existing quantum codes are studied that have good minimum distance. Some new families of nonbinary stabilizer codes such as quantum BCH codes are constructed. Different ways of constructing new codes from the existing ones are also found. All these constructions together help improve the lower bounds.

In the 2010, targets of National Science and Technology Program - Energy¡¥s project plan had mentioned about the development of power line communication (PLC). This shows the importance of PLC. The data transmission occur burst errors easily by the noise interference from the environment. In order to reduce the error rate, we design a modulation/demodulation chip with error correctable and high error detected ability for power line communication in this thesis. The proposed design consists of Cyclic Redundancy Check (CRC), Pulse Width Modulation (PWM), Frequency Shift Keying (FSK), Forward Error Correction (i.e. binary BCH code), and interleaving techniques. The CRC can detect the errors occurred in the digital communication. The probability of finding error is 99.997%. The BCH code is capable of correcting any combination of 3 or fewer errors in block. The function of PWM is to generate the digital pulses that exhibit the changeable pulse width according to the swing of the input voltage. In the telecommunication, FSK is a frequency modulation scheme such that the digital information can be transmitted through the discrete frequency changes of the carrier. Interleaving can make burst errors look like random errors. The design is implemented TSMC 0.18£gm process. The fabricated chip area is 1.16 millimeter square with 3.3V/1.8V supply voltages. The measured data shows that the proposed design is fully functional and consumes 55.5 £gW.

abstract: Error correcting systems have put increasing demands on system designers, both due to increasing error correcting requirements and higher throughput targets. These requirements have led to greater silicon area, power consumption and have forced system designers to make trade-offs in Error Correcting Code (ECC) functionality. Solutions to increase the efficiency of ECC systems are very important to system designers and have become a heavily researched area. Many such systems incorporate the Bose-Chaudhuri-Hocquenghem (BCH) method of error correcting in a multi-channel configuration. BCH is a commonly used code because of its configurability, low storage overhead, and low decoding requirements when compared to other codes. Multi-channel configurations are popular with system designers because they offer a straightforward way to increase bandwidth. The ECC hardware is duplicated for each channel and the throughput increases linearly with the number of channels. The combination of these two technologies provides a configurable and high throughput ECC architecture. This research proposes a new method to optimize a BCH error correction decoder in multi-channel configurations. In this thesis, I examine how error frequency effects the utilization of BCH hardware. Rather than implement each decoder as a single pipeline of independent decoding stages, the channels are considered together and served by a pool of decoding stages. Modified hardware blocks for handling common cases are included and the pool is sized based on an acceptable, but negligible decrease in performance. / Dissertation/Thesis / Masters Thesis Computer Science 2015

Ένα από τα βασικότερα τμήματα ενός συστήματος ψηφιακής μετάδοσης είναι η κωδικοποίηση καναλιού, η οποία στόχο έχει την ανίχνευση και διόρθωση των λαθών που εισάγονται στην πληροφορία μέσα στο κανάλι. Οι Bose, Chaudhuri και Hocquenghem (BCH) κώδικες είναι μία μεγάλη ομάδα ισχυρών κυκλικών κωδίκων διόρθωσης τυχαίων λαθών. Οι BCH κώδικες περιγράφονται με χρήση αλγεβρικών δομών που λέγονται πεπερασμένα πεδία. Για την κατανόηση των λειτουργιών κωδικοποίησης και αποκωδικοποίησης απαιτείται η προσεκτική μελέτη της άλγεβρας πεπερασμένων πεδίων και της αριθμητικής της. Οι BCH κώδικες χρησιμοποιούνται στο δορυφορικό πρότυπο DVB-S2, σε συνδυασμό με LDPC κώδικες. Στην παρούσα εργασία πραγματοποιήθηκε σχεδίαση και υλοποίηση κωδικοποιητών και αποκωδικοποιητών για κώδικες BCH(15,5,3) και BCH(16200,16008,12). Ο δεύτερος αποκωδικοποιητής σχεδιάστηκε με βάση της προδιαγραφές που θέτει το DVB-S2, και καλύπτει μία από τις περιπτώσεις κωδικοποίησης του συστήματος. Τέλος, αποδεικνύεται ότι με ελάχιστες μετατροπές ο ίδιος αποκωδικοποιητής μπορεί να καλύψει όλες τις περιπτώσεις διόρθωσης 12 λαθών ενός DVB-S2 συστήματος. / Channel coding is one of the most important parts of a digital transmission system, and it aims at the detection and correction of errors that might have occurred in a noisy channel. Bose, Chaudhuri and Hocquenghem (BCH) codes form a large class of powerful random error-correcting cyclic codes. BCH codes operate over algebraic structures called finite fields. Understanding the processes of encoding and decoding requires a careful study of finite field algebra and the associated arithmetic. DVB-S2 is a specification for satellite broadcasting that deploys BCH codes combined with LDPC codes. This thesis sets out to account for the design and implementation of encoders and decoders for the BCH(15,5,3) and BCH(16200,16008,12) codes. The BCH(16200,16008,12) encoder/decoder was designed according to the DVB-S2 standard. Proof is provided that the same encoder/decoder, with only some minor changes, can be used for all the 12 error-correcting codes used in DVB-S2.

Στην εργασία αυτή μελετώνται τεχνικές διόρθωσης λαθών BCH κωδικοποίησης και η υλοποίηση τους με αρχιτεκτονικές VLSI. Στην αρχή γίνεται μία εισαγωγή στα Συστήματα Ψηφιακής Επικοινωνίας. Αυτή ακολουθείται από μία περιγραφή των μαθηματικών θεωρημάτων και ορισμών που χρησιμοποιούνται για την Διόρθωση Λαθών. Επίσης, παρουσιάζονται οι βασικές Τεχνικές Κωδικοποίησης, δίνοντας ιδιαίτερη έμφαση στην BCH Κωδικοποίηση. Στην συνέχεια παρουσιάζεται η πλατφόρμα εξομοίωσης στο MatLab, και οι συναρτήσεις που την υλοποιούν, για την μέτρηση BER διαφόρων BCH Κωδικών. Κάνοντας χρήση αυτής της πλατφόρμας γίνεται η σύγκριση μεταξύ non-binary και binary BCH Κωδίκων ίδιου code rate καθώς και non-binary BCH Κωδίκων διαφορετικών μηκών και code rate. Στο τελευταίο μέρος της εργασίας, προτείνεται μία γενική αρχιτεκτονική ενός non-binary BCH αποκωδικοποιητή. Βάσει αυτής της προτεινόμενης αρχιτεκτονικής περιγράφεται λεπτομερώς η υλοποίηση ενός αποκωδικοποιητή οκταδικού BCH Κώδικα μήκους 63 συμβόλων και διάστασης 48 συμβόλων με απόσταση σχεδίασης 4 συμβόλων. Τέλος, μετά την παρουσίαση των αποτελεσμάτων της υλοποίησης του συγκεκριμένου αποκωδικοποιητή σε FPGA πλατφόρμα ανάπτυξης, συνοψίζονται τα συμπεράσματα που προέκυψαν από την παραπάνω διαδικασία. / This dissertation refers to BCH error correction coding techniques and their implementation with VLSI architectures. At first, an introduction in the Digital Communications Systems takes place. This is followed by a description of mathematical theorems and definitions used for the error correction coding. In addition, basic coding techniques are presented emphasising in BCH Codes. The dissertation continues with the presentation of the MatLab simulation platform, as well as the functions that implement this, for the BER measurement of various BCH codes. Using this platform, a comparison is made between non binary and binary BCH codes of the same code rate as well as non binary BCH codes of different lengths and code rates. In the last part, a general architecture of a non binary BCH decoder is proposed. According to this architecture, an implementation of an octal BCH 63 symbols length, 48 symbol dimension and 4 symbols design distance code decoder, is described in depth. Finally, after the presentation of the implementation results of the described decoder in FPGA board, the conclusions that came up from the above procedure, are summarised.

In recent years, the development of power line communication and relational application is gradually attracted much attention. The use of power line system is able to achieve home network automation, automatic meter reading, and demand supply management, so it can be a great help for the current emphasis on energy conservation ideas. Therefore, many international organizations and national programs involve in researches. The signal is vulnerable to the environment causing data error in the power line transmission, so that we reduce the use of power line communication. For making great application of power line system, the main purpose of the thesis is to study that ensure the data accuracy, integrity and security through power line transmission. Therefore, we designed the digital chip for power line communication. We achieve the signal transmission with the half-duplex ability through power line by digital chip designing and solve error problems about transmitting data. By designing the modules of digital circuit, the chip can encrypt/decrypt data, correct error-bits of data, detect accuracy of data, process control signals, and modulate/demodulate signals. The purpose is for increasing data accuracy in PLC transmission. The chip design adopts TSMC 0.18£gm process as full digital circuits and applies to the energy meter management.

The theme of this thesis is simulation of DVB-C2 transmission. The first part of this thesis is focused mainly on theory, where it describes differences between digital and analog television transmission. The project also explains principle of operation DVB-C and DVB-C2 systems with focus on channel coding a modulation. Application for simulation of DVB-C2 transmission, which is developed in the MATLAB environment is described in the second part. The last part of this thesis includes results of simulations of DVB-C2 transmission and their comparison with measured values of DVB-C transmission.

A DS-CDMA system with QPSK modulation and a RAKE receiver is modeled and simulated. A mathematical description of the DS-CDMA system is provided on uplink and downlink. For a multipath channel environment, modeling techniques for AWGN and Rayleigh fading are illustrated. Comparisons are made concerning the performance of CDMA systems with hybrid data rates. The thesis proposes a technique for hybrid channel coding for ARQ (Automatic-Repeat-reQuest) protocol and FEC (Forward Error Correction) scheme that can reduce the error rate significantly. Each of ARQ protocol and FEC scheme gives rise to long latency and significant complexity, respectively, for obtaining the required QoS (Quality of Service). This thesis shows using theoretical analysis and computer simulations that synergistic effects are possible by using both an ARQ protocol and a FEC scheme. / Master of Science