Sistemas Dinamicamente Reconfiguráveis (SDRs) tem sido aceitos como alternativa importante para diminuir os custos de circuitos digitais. Porém, eles adicionam novas dimensões no projeto de Sistemas sobre Silício (System-On-Chip, SoC). Apesar de novas metodologias terem sido propostas por fabricantes de FPGA para lidar com a complexidade deste tipo de circuitos, as soluções ainda são muito específicas. Considerando-se que o uso de recursos de comunicação robustos em SoCs complexos atuais é generalizado, os meios de comunicação estruturados, como rede Intrachips (Network-On-Chip, NoCs), foram incluídas em sistemas dinamicamente reconfiguráveis, gerando-se arquiteturas de SDRs baseadas em NoCs, ou de SDR-NoCs. Arquiteturas de SDR-NoCs podem ser simples ou complexas. As arquiteturas de SDR-NoCs simples são aquelas com topogias regulares e diretas e Módulos Processantes (MPs) homogêneos. As arquiteturas de SDR-NoCs complexas são aquelas com topologias irregulares e indiretas com MPs heterogêneos. O mapeamento é a fase no fluxo de projeto do SoC que visa encontrar a melhor localização das unidades de processamento da aplicação junto à topologia da NoC, de tal forma que as métricas de interesse podem ser otimizadas. O problema do posicionamento lida com a alocação otimizada de recursos (cores) dentro do dispositivo reconfigurável. No mapeamento de SDR-NoCs, a capacidade de reconfiguração no tempo acrescenta uma nova dimensão ao problema de mapeamento, uma vez que diferentes cores são atribuídos ao mesmo roteador, mas estão presentes no dispositivo em momentos distintos. Para arquiteturas de SDR-NoCs complexas, o problema de mapeamento está fortemente associado ao problema do posicionamento e convém tratá-los em conjunto. Até o presente momento, o problema de mapeamento e posicionamento para SDR-NoCs não tem sido tratados adequadamente. Neste trabalho são apresentadas soluções para o mapeamento e/ou posicionamento de MPs para arquiteturas SDR-NoCs tanto simples quanto complexas. Primeiramente, uma estratégia de mapeamento é proposta para arquiteturas simples, de uma forma que torna possível a utilização de estratégias de mapeamento clássicas anteriores (sem reconfiguração) para SDRs. Os resultados mostram a redução de até 38%, no atraso médio da NoC e de até 41% de economia de energia comparando a melhor solução com a média de soluções aleatórias. Em uma segunda fase, o problema de mapeamento e posicionamento são tratados em conjunto para arquiteturas SDR-NoCs complexas: uma formalização do problema é proposta e um algoritmo exato, semi-exaustivo, é implementado e utilizado para a a sua análise. Devido à alta complexidade do problema, um segundo algoritmo genético (Genetic Algorithm, GA) foi implementado para que casos maiores possam ser resolvidos. Vários tipos de crossover e metodologias de GAs são comparadas para se obter a melhor solução. Os resultados mostram que a melhor solução GA obteve, em média, custos de comunicação com 4% de penalidade quando comparada com a melhor solução, sendo que o algoritmo apresenta bons tempos de execução. / Dynamic Reconfigurable Systems (DRSs) have been accepted as an important alternative for lowering costs of digital circuits. However, they add new dimensions to the system-on-chip (SoC) design space. Although new methodologies have been proposed by Field Programmable Gate Arrays (FPGAs) manufacturers to deal with the increased design complexity in this class of circuits, solutions to the algorithmic and block level design are still very ad-hoc. Considering the generalized use of robust communication resources in current complex SoCs, structured communication means, as network-on-chips (NoCs), have been included in dynamic reconfigurable systems generating DRSs based on NoCs, or DRS-NoCs, under different architectures. DRS-NoC architectures can be simple or complex. Simple DRS-NoCs architectures refer to regular and direct NoC topologies, with homogeneous Processing Modules (PMs). Complex DRS-NoCs architectures refer to irregular and undirected NoC topologies, with heterogeneous MPs. Mapping is the step in the SoC design flow which aims to find the best topological location for the application processing units onto the NoC topology, such that the metrics of interest can be greatly optimized. The placement problem deals with the optimized allocation of resources (cores) inside the reconfigurable device. In DRS-NoCs mapping, the on-going reconfiguration capability adds a new dimension to the mapping problem, since different cores are assigned to the same router, but being present in the in the logic fabric in separate moments. Furthermore, in complex DRS-NoC architectures the mapping problem is strongly associated with the placement one, and they should be dealt concurrently. To the date, the mapping and placement problems have not been properly addressed for those kind of architectures. In this work solutions are presented for hardware core placement and/or mapping for both simple and complex DRS-NoC architectures. Firstly, a mapping strategy is proposed for simple architectures, in a way that makes it possible to use previous classic mapping strategies (without reconfiguration) for DRSs. Results show reductions up to 38% on the average NoC delay and up to 41% of energy saving when comparing the best solution with average random solutions. In the second phase, the mapping and placement problems are dealt concurrently for DRS-NoC complex architectures: the problem formalization is proposed and for its analysis, an exact, and semi-exaustive, algorithm is implemented and applied. Due to the high complexity associated to the problem, an Genetic Algorithm (GA) was implemented to deal with larger cases. Several GAs crossovers and methodologies are compared for obtaining the best solution. Results show that best GA solution obtained, in average, communication costs with 4% of penalty when compared with best solution. In addition, the algorithm presents low execution times.

Made available in DSpace on 2014-06-11T19:22:31Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-09-08Bitstream added on 2014-06-13T18:08:25Z : No. of bitstreams: 1 souza_fa_me_ilha.pdf: 1540078 bytes, checksum: dcdf1d9d8a1a4c7ac5611476ba3ddbee (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Atualmente as empresas do setor elétrico deparam–se cada vez mais com as exigências do mercado energético sendo obrigadas a assegurarem aos seus clientes bons níveis de continuidade e confiabilidade no serviço de fornecimento da energia elétrica e também atender os índices de continuidade do serviço estabelecidos pela agência reguladora do setor elétrico (ANEEL – Agência Nacional de Energia Elétrica). Para alcançar estes objetivos além de investir na otimização dos seus sistemas de transmissão e distribuição, as empresas responsáveis têm investido na automação de suas operações, buscando alternativas que reduzam os tempos de interrupção por faltas permanentes nos sistemas de potência. Através de informações disponíveis em uma subestação, é possível estabelecer um procedimento para determinar e classificar condições de faltas, localizando o elemento de proteção acionado, e assim fornecer o apoio à tomada de decisão no ambiente de subestações de sistemas de distribuição de energia elétrica. Neste trabalho é proposta uma metodologia que fornece respostas rápidas (controle on line), para detecção e classificação de faltas em sistemas de distribuição de energia elétrica através de informações analógicas disponíveis em uma subestação, tais como amostras de sinais de tensões e correntes na saída dos alimentadores, com uma arquitetura reconfigurável paralela que usa dispositivos lógicos programáveis (Programables Logics Devices – PLDs) -FPGAs e a linguagem de descrição de hardware – VDHL (Very High Speed Integraded Circuit – VHSIC). Para validar o sistema proposto, foram gerados dados de forma aleatória, compatíveis com informações fornecidas em tempo real pelo sistema SCADA (supervisory control and data-acquisition) de uma subestação real. Os resultados obtidos com as simulações realizadas, mostram que a... / Currently companies of the energy industry is facing increasingly with the requirements of the energy market are obliged to ensure their customers good levels of continuity in service and reliability of supply of electric energy and also meet the rates of continuity of service established by the agency regulator of the energy industry (ANEEL - National Electric Energy Agency). To achieve these goals than to invest in optimization of its transmission and distribution systems, the companies responsible have invested in automation of its operations, seeking alternatives that reduce the time of interruption by failures in the systems of permanent power. Through information available in a substation, it is possible to establish a procedure for identifying and classifying conditions of absence, finding the element of protection driven, and thus provide support for decision-making within the environment of substations to distribution systems for power. This work is proposed a methodology that provides quick answers (control online), for detection and classification of faults in distribution systems of electric energy through analog information available on a substation, such as samples for signs of tensions and currents in the output of feeders, with an architecture that uses parallel reconfigurable programmable logic devices (Programables Logics Devices - PLDs)-FPGAs and the language of description of hardware - VDHL (Very High Speed Circuit Integraded - VHSIC). To validate the proposed system, data were generated at random, consistent with information provided by the system in real time SCADA (supervisory control and data-acquisition) of a real substation. The results obtained with the simulations conducted, show that the proposed methodology, presents satisfactory results, and times of reasonable answers.

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Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-14T16:17:21Z No. of bitstreams: 1 ALISSON VASCONCELOS DE BRITO - TESE PPGEE 2008..pdf: 1652398 bytes, checksum: 6964f25d961b89464dcb3e5f6d792f12 (MD5) / Made available in DSpace on 2018-08-14T16:17:21Z (GMT). No. of bitstreams: 1 ALISSON VASCONCELOS DE BRITO - TESE PPGEE 2008..pdf: 1652398 bytes, checksum: 6964f25d961b89464dcb3e5f6d792f12 (MD5) Previous issue date: 2008-03 / Uma metodologia inovativa para modelagem e simulação de sistemas parcial e dinamicamente reconfiguráveis é apresentada neste trabalho. Como a reconfiguração dinâmica pode ser vista como o processo de remoção e inserção de módulos num sistema, a metodologia apresentada é baseada no bloqueio da execução de módulos não configurados durante a simulação, sem que o restante do sistema pare sua atividade normal. Uma vez provida a possibilidade de remover, inserir e trocar módulos durante a simulação, todos sistemas modelados utilizando este simulador podem se beneficiar das reconfigurações dinâmicas. Com o objetivo de provar os conceitos definidos, modificações no núcleo do SystemC foram realizadas, adicionando novas instruções para desconfigurar e reconfigurar módulos em tempo de simulação, permitindo que o simulador seja utilizado tanto em nível de transações (TLM), como no nível de transferência entre registradores (RTL). No nível TLM ele permite a modelagem de sistemas de hardware num nível maior de abstração, assim como sua integração com softwares embarcados, enquanto que no nível RTL, o comportamento dinâmico do sistema pode ser observado no nível de sinais. Ao mesmo tempo em que todos os níveis de abstração podem ser simulados, todas possíveis granularidade podem ser consideradas. De forma geral, todo sistema capaz de ser simulado utilizando SystemC pode também ter seu comportamento modificado em tempo de execução. O conjunto de instruções desenvolvidas reduz o tempo de ciclo de projeto. Comparado a estratégias tradicionais, informações sobre o comportamento adaptativo e dinâmico dos sistemas estarão disponíveis nos estágios mais iniciais do desenvolvimento. Três aplicações diferentes foram desenvolvidas utilizando esta metodologia em diferentes níveis de abstração e granularidade. Considerações foram feitas a respeito da decisão sobre como aplicar a reconfiguração dinâmica da melhor forma possível. Os resultados adquiridos auxiliam os projetistas na escolha da melhor relação custo/benefício em termos de área de chip ocupada e atraso necessário para reconfiguração. / An innovative methodology to model and simulate partial and dynamic reconfiguration is presented in this work. As dynamic reconfiguration can be seen as the remove and reinsertion of modules into the system, the presented methodology is based on the execution blocking of not configured modules during the simulation, without interfere on the normal system activity. Once the simulator provides the possibility to remove, insert and exchange modules during simulation, all systems modeled on this simulator can have the benefit of the dynamic reconfigurations. In order to prove the concept, modifications on the SystemC kernel were developed, adding new instructions to remove and reconfigure modules at simulation time, enabling the simulator to be used either at transaction level (TLM) or at register transfer level (RTL). At TLM it allows the modeling and simulation of higher-level hardware and embedded software, while at RTL the dynamic system behavior can be observed at signals level. At the same time all the abstraction levels can be modeled and simulated, all system granularity can also be considered. At the end, every system able to be simulated using SystemC can also has your behavior changed on run-time. The provided set of instructions decreases the design cycle time. Compared with traditional strategies, information about dynamic and adaptive behavior will be available at earlier stages. Three different applications were developed using the methodology at different abstract levels and granularities. Considerations about the decision on how to apply dynamic reconfiguration in the better way are also made. The acquired results assist the designers on choosing the best cost/benefit tradeoff in terms of chip area and reconfiguration delay.

Orientador: Suely Cunha Amaro Mantovani / Banca: Nobuo Oki / Banca: Luis Gustavo Wesz da Silva / Resumo: Atualmente as empresas do setor elétrico deparam-se cada vez mais com as exigências do mercado energético sendo obrigadas a assegurarem aos seus clientes bons níveis de continuidade e confiabilidade no serviço de fornecimento da energia elétrica e também atender os índices de continuidade do serviço estabelecidos pela agência reguladora do setor elétrico (ANEEL - Agência Nacional de Energia Elétrica). Para alcançar estes objetivos além de investir na otimização dos seus sistemas de transmissão e distribuição, as empresas responsáveis têm investido na automação de suas operações, buscando alternativas que reduzam os tempos de interrupção por faltas permanentes nos sistemas de potência. Através de informações disponíveis em uma subestação, é possível estabelecer um procedimento para determinar e classificar condições de faltas, localizando o elemento de proteção acionado, e assim fornecer o apoio à tomada de decisão no ambiente de subestações de sistemas de distribuição de energia elétrica. Neste trabalho é proposta uma metodologia que fornece respostas rápidas (controle on line), para detecção e classificação de faltas em sistemas de distribuição de energia elétrica através de informações analógicas disponíveis em uma subestação, tais como amostras de sinais de tensões e correntes na saída dos alimentadores, com uma arquitetura reconfigurável paralela que usa dispositivos lógicos programáveis (Programables Logics Devices - PLDs) -FPGAs e a linguagem de descrição de hardware - VDHL (Very High Speed Integraded Circuit - VHSIC). Para validar o sistema proposto, foram gerados dados de forma aleatória, compatíveis com informações fornecidas em tempo real pelo sistema SCADA (supervisory control and data-acquisition) de uma subestação real. Os resultados obtidos com as simulações realizadas, mostram que a... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: Currently companies of the energy industry is facing increasingly with the requirements of the energy market are obliged to ensure their customers good levels of continuity in service and reliability of supply of electric energy and also meet the rates of continuity of service established by the agency regulator of the energy industry (ANEEL - National Electric Energy Agency). To achieve these goals than to invest in optimization of its transmission and distribution systems, the companies responsible have invested in automation of its operations, seeking alternatives that reduce the time of interruption by failures in the systems of permanent power. Through information available in a substation, it is possible to establish a procedure for identifying and classifying conditions of absence, finding the element of protection driven, and thus provide support for decision-making within the environment of substations to distribution systems for power. This work is proposed a methodology that provides quick answers (control online), for detection and classification of faults in distribution systems of electric energy through analog information available on a substation, such as samples for signs of tensions and currents in the output of feeders, with an architecture that uses parallel reconfigurable programmable logic devices (Programables Logics Devices - PLDs)-FPGAs and the language of description of hardware - VDHL (Very High Speed Circuit Integraded - VHSIC). To validate the proposed system, data were generated at random, consistent with information provided by the system in real time SCADA (supervisory control and data-acquisition) of a real substation. The results obtained with the simulations conducted, show that the proposed methodology, presents satisfactory results, and times of reasonable answers. / Mestre

Le domaine de l'embarqué connaît depuis quelques années un essor important avec le développement d'applications de plus en plus exigeantes en calcul auxquels les architectures traditionnelles à base de processeurs (mono/multi cœur) ne peuvent pas toujours répondre en termes de performances. Si les architectures multiprocesseurs ou multi cœurs sont aujourd'hui généralisées, il est souvent nécessaire de leur adjoindre des circuits de traitement dédiés, reposant notamment sur des circuits reconfigurables, permettant de répondre à des besoins spécifiques et à des contraintes fortes particulièrement lorsqu'un traitement temps-réel est requis. Ce travail présente l'étude des problèmes d'ordonnancement dans les architectures hétérogènes reconfigurables basées sur des processeurs généraux (CPUs) et des circuits programmables (FPGAs). L'objectif principal est d'exécuter une application présentée sous la forme d'un graphe de précédence sur une architecture hétérogène CPU/FPGA, afin de minimiser le critère de temps d'exécution total ou makespan (Cmax). Dans cette thèse, nous avons considéré deux cas d'étude : un cas d'ordonnancement qui tient compte des délais d'intercommunication entre les unités de calcul CPU et FPGA, pouvant exécuter une seule tâche à la fois, et un autre cas prenant en compte le parallélisme dans le FPGA, qui peut exécuter plusieurs tâches en parallèle tout en respectant la contrainte surfacique. Dans un premier temps, pour le premier cas d'étude, nous proposons deux nouvelles approches d'optimisation, GAA (Genetic Algorithm Approach) et MGAA (Modified Genetic Algorithm Approach), basées sur des algorithmes génétiques. Nous proposons également de tester un algorithme par séparation et évaluation (méthode Branch & Bound). Les approches GAA et MGAA proposées offrent un très bon compromis entre la qualité des solutions obtenues (critère d'optimisation de makespan) et le temps de calcul nécessaire à leur obtention pour résoudre des problèmes à grande échelle, en comparant à la méthode par séparation et évaluation (Branch & Bound) proposée et l'autre méthode exacte proposée dans la littérature. Dans un second temps, pour le second cas d'étude, nous avons proposé et implémenté une méthode basée sur les algorithmes génétiques pour résoudre le problème du partitionnement temporel dans un circuit FPGA en utilisant la reconfiguration dynamique. Cette méthode fournit de bonnes solutions avec des temps de calcul raisonnables. Nous avons ensuite amélioré notre précédente approche MGAA afin d'obtenir une nouvelle approche intitulée MGA (Multithreaded Genetic Algorithm), permettent d'apporter des solutions au problème de partitionnement. De plus, nous avons également proposé un algorithme basé sur le recuit simulé, appelé MSA (Multithreaded Simulated Annealing). Ces deux approches proposées, basées sur les méthodes métaheuristiques, permettent de fournir des solutions approchées dans un intervalle de temps très raisonnable aux problèmes d'ordonnancement et de partitionnement sur système de calcul hétérogène / The domain of the embedded systems becomes more and more attractive in recent years with the development of increasing computationally demanding applications to which the traditional processor-based architectures (either single or multi-core) cannot always respond in terms of performance. While multiprocessor or multicore architectures have now become generalized, it is often necessary to add to them dedicated processing circuits, based in particular on reconfigurable circuits, to meet specific needs and strong constraints, especially when real-time processing is required. This work presents the study of scheduling problems into the reconfigurable heterogeneous architectures based on general processors (CPUs) and programmable circuits (FPGAs). The main objective is to run an application presented in the form of a Data Flow Graph (DFG) on a heterogeneous CPU/FPGA architecture in order to minimize the total running time or makespan criterion (Cmax). In this thesis, we have considered two case studies: a scheduling case taking into account the intercommunication delays and where the FPGA device can perform a single task at a time, and another case taking into account parallelism in the FPGA, which can perform several tasks in parallel while respecting the constraint surface. First, in the first case, we propose two new optimization approaches GAA (Genetic Algorithm Approach) and MGAA (Modified Genetic Algorithm Approach) based on genetic algorithms. We also propose to compare these algorithms to a Branch & Bound method. The proposed approaches (GAA and MGAA) offer a very good compromise between the quality of the solutions obtained (optimization makespan criterion) and the computational time required to perform large-scale problems, unlike to the proposed Branch & Bound and the other exact methods found in the literature. Second, we first implemented an updated method based on genetic algorithms to solve the temporal partitioning problem in an FPGA circuit using dynamic reconfiguration. This method provides good solutions in a reasonable running time. Then, we improved our previous MGAA approach to obtain a new approach called MGA (Multithreaded Genetic Algorithm), which allows us to provide solutions to the partitioning problem. In addition, we have also proposed an algorithm based on simulated annealing, called MSA (Multithreaded Simulated Annealing). These two proposed approaches which are based on metaheuristic methods provide approximate solutions within a reasonable time period to the scheduling and partitioning problems on a heterogeneous computing system

Os sistemas dinamicamente reconfiguráveis (SDRs) são uma alternativa para o desenvolvimento de sistemas sobre silício baseados em circuitos programáveis (SoPC), cujo principal beneficio é o bom aproveitamento da área do dispositivo. Sendo neles implementados circuitos que representam as tarefas que devem operar numa etapa específica do tempo de operação do sistema, permitem um menor consumo de área e de energia, parâmetros importantes nos sistemas portáveis. Isto tem gerado muito interesse no que se refere às metodologias de projeto utilizando FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DRFPGAs) e à definição de um meio de comunicação estruturado para tratar da transferência de dados entre as partes reconfiguráveis e as fixas, mas estas tarefas, assim como a concretização de sua comunicação, seguem sendo ainda essencialmente manuais, devido à falta de metodologias de projeto e ferramentas de CAD que simplifiquem o projeto de SDRs. Este trabalho foca uma das limitações mais efetivas para a adoção da reconfiguração dinâmica: a falta de ferramentas de CAD que suportem o projeto de SDRs, inclusive os baseados em redes intra-chip (NoCs), em particular, no posicionamento dos módulos. Neste trabalho, uma arquitetura para SDRs baseado em NoCs é proposta e um algoritmo de posicionamento dos módulos de um SDR baseado em aspectos reais da família do DRFPGAs é desenvolvido, dentro de uma ferramenta denominada DynoPlace. Desenvolveu-se também um modelo de validação e simulação de SDRs, em tempo de operação, utilizando-se a técnica de chaveamento dinâmico de circuitos. Para o estudo do caso, de validação da arquitetura e metodologia, propõe-se uma aplicação teste baseada em computação de operações aritméticas. A metodologia de simulação permite determinar o tempo da reconfiguração e verificar o comportamento do SDR no momento da reconfiguração. A ferramenta DynoPlace permite gerar os arquivos de restrição de usuário (UCF) de posicionamento dos módulos do SDR no DRFPGA Virtex-4LX25. Este contém informações do posicionamento dos módulos do sistema, dos dispositivos usados para as entradas e saídas do sistema além do posicionamento dos bus-macros. Com os arquivos gerados pela metodologia e ferramenta DynoPlace, pode-se executar com sucesso os scripts da metodologia Early Access da Xilinx para gerar o SDR de forma automática. / Dynamically Reconfigurable Systems (DRSs) are an alternative for developing Systems on a Programmable Chip (SoPC), being the efficient use of device\'s area one of its main advantages. Circuits implemented as DRSs represent tasks which must be active in specific times into the system operation, allowing area and energy saving, which is an important goal for portable systems. This has generated interests on the design methodology using Dynamically Reconfigurable Field Programmable Gate Arrays (DRFPGAs) and on the definition of communication systems for handling data transfer between static and reconfigurable partitions. However, these tasks, as well as the communication structure, are still carried out manually due to lack of design methodologies and CAD tools applied to DRSs design. This work focuses on the one of main drawbacks to the adoption of dynamic reconfiguration methods: the absence of CAD tools which support DRS designs, specifically, in the module positioning task, included, for those based on Network-on-Chip (NoCs). In this work, an architecture for DRSs based on NoCs is presented and an algorithm for module positioning is developed in a tool called DynoPlace as well, based on real specifications of DRFPGAs families. It is also developed a run-time simulation and validation model for DRSs, through a dynamic circuit switching technique. For the validation of architecture and methodology study case, an application test based on arithmetic operations has been proposed. The simulations methodology allows to determine the reconfiguration time and verify the DRS behavior at the moment of reconfiguration. The DynoPlace tool allows to generate User Constraint File (UCF) of DRS\'s modules positioning for the DRFPGA Virtex-4LX25. This file contains information of modules positioning in the system, of the devices used for inputs and outputs of the system, and the positioning of bus-macros. After the files generation by the methodology, and the DynoPlace tool, it is possible to successfully execute the Early Access scripts for generating the DRS automatically.

Το αντικείμενο που πραγματεύεται η παρούσα διδακτορική διατριβή σχετίζεται με την ανάπτυξη βελτιστοποιητικών τεχνικών μεταγλώττισης για επαναπροσδιοριζόμενα ολοκληρωμένα συστήματα γενικού και ειδικού σκοπού. Στόχος είναι η βελτιστοποίηση της εκτέλεσης των εφαρμογών ως προς την ταχύτητα, την επιφάνεια ολοκλήρωσης και την κατανάλωση ισχύος. Αυτό επιτυγχάνεται με την εισαγωγή πρωτότυπων τεχνικών μεταγλώττισης αλλά και από την ανεύρεση βέλτιστων αρχιτεκτονικών. Η αυτοματοποίηση των μεθοδολογιών επιτυγχάνεται με την ανάπτυξη εργαλείων βελτιστοποίησης που υλοποιούν την μεθοδολογία μεταγλώττισης. Τα πειράματα έδειξαν γρήγορο προσδιορισμό βέλτιστων λύσεων και σημαντικές βελτιώσεις στην ταχύτητα, επιφάνεια ολοκλήρωσης και κατανάλωση ισχύος για μια σειρά από εφαρμογές ψηφιακής επεξεργασίας σήματος. / The research material that is presented in this PhD Phesis is related with developement of compilation techniques for reconfigurable systems and application specific integrated circuits. The objective is the optimization of the execution of the applications in terms of speed area and power consumption in these architectures. This is achieved by developing original compiling techniques and efficient architecture instances. Moreover, one of the fundamental objectives of this thesis is the automation of these techniques for fast solution determination. Experiments showed that applications are executed faster while keeping the area and power overhead low. The experiments are based on a set of Digital Signal Processing applications.

Os sistemas dinamicamente reconfiguráveis (SDRs) são uma alternativa para o desenvolvimento de sistemas sobre silício baseados em circuitos programáveis (SoPC), cujo principal beneficio é o bom aproveitamento da área do dispositivo. Sendo neles implementados circuitos que representam as tarefas que devem operar numa etapa específica do tempo de operação do sistema, permitem um menor consumo de área e de energia, parâmetros importantes nos sistemas portáveis. Isto tem gerado muito interesse no que se refere às metodologias de projeto utilizando FPGAs (Field Programmable Gate Arrays) dinamicamente reconfiguráveis (DRFPGAs) e à definição de um meio de comunicação estruturado para tratar da transferência de dados entre as partes reconfiguráveis e as fixas, mas estas tarefas, assim como a concretização de sua comunicação, seguem sendo ainda essencialmente manuais, devido à falta de metodologias de projeto e ferramentas de CAD que simplifiquem o projeto de SDRs. Este trabalho foca uma das limitações mais efetivas para a adoção da reconfiguração dinâmica: a falta de ferramentas de CAD que suportem o projeto de SDRs, inclusive os baseados em redes intra-chip (NoCs), em particular, no posicionamento dos módulos. Neste trabalho, uma arquitetura para SDRs baseado em NoCs é proposta e um algoritmo de posicionamento dos módulos de um SDR baseado em aspectos reais da família do DRFPGAs é desenvolvido, dentro de uma ferramenta denominada DynoPlace. Desenvolveu-se também um modelo de validação e simulação de SDRs, em tempo de operação, utilizando-se a técnica de chaveamento dinâmico de circuitos. Para o estudo do caso, de validação da arquitetura e metodologia, propõe-se uma aplicação teste baseada em computação de operações aritméticas. A metodologia de simulação permite determinar o tempo da reconfiguração e verificar o comportamento do SDR no momento da reconfiguração. A ferramenta DynoPlace permite gerar os arquivos de restrição de usuário (UCF) de posicionamento dos módulos do SDR no DRFPGA Virtex-4LX25. Este contém informações do posicionamento dos módulos do sistema, dos dispositivos usados para as entradas e saídas do sistema além do posicionamento dos bus-macros. Com os arquivos gerados pela metodologia e ferramenta DynoPlace, pode-se executar com sucesso os scripts da metodologia Early Access da Xilinx para gerar o SDR de forma automática. / Dynamically Reconfigurable Systems (DRSs) are an alternative for developing Systems on a Programmable Chip (SoPC), being the efficient use of device\'s area one of its main advantages. Circuits implemented as DRSs represent tasks which must be active in specific times into the system operation, allowing area and energy saving, which is an important goal for portable systems. This has generated interests on the design methodology using Dynamically Reconfigurable Field Programmable Gate Arrays (DRFPGAs) and on the definition of communication systems for handling data transfer between static and reconfigurable partitions. However, these tasks, as well as the communication structure, are still carried out manually due to lack of design methodologies and CAD tools applied to DRSs design. This work focuses on the one of main drawbacks to the adoption of dynamic reconfiguration methods: the absence of CAD tools which support DRS designs, specifically, in the module positioning task, included, for those based on Network-on-Chip (NoCs). In this work, an architecture for DRSs based on NoCs is presented and an algorithm for module positioning is developed in a tool called DynoPlace as well, based on real specifications of DRFPGAs families. It is also developed a run-time simulation and validation model for DRSs, through a dynamic circuit switching technique. For the validation of architecture and methodology study case, an application test based on arithmetic operations has been proposed. The simulations methodology allows to determine the reconfiguration time and verify the DRS behavior at the moment of reconfiguration. The DynoPlace tool allows to generate User Constraint File (UCF) of DRS\'s modules positioning for the DRFPGA Virtex-4LX25. This file contains information of modules positioning in the system, of the devices used for inputs and outputs of the system, and the positioning of bus-macros. After the files generation by the methodology, and the DynoPlace tool, it is possible to successfully execute the Early Access scripts for generating the DRS automatically.

Ce travail de thèse porte sur la conception de dispositifs filtrants accordables, c'est-à-dire pouvant commuter leurs caractéristiques d'un standard à un autre afin de réduire l’encombrement des chaines émission/réception d’un dispositif multistandard. Les filtres les plus utilisés actuellement sont des filtres acoustiques. En effet, ces filtres sont difficilement intégrables dans une technologie silicium et ils restent parmi les dispositifs passifs les plus encombrants du front-end RF. De plus, ils ne permettent pas d’avoir de bonnes performances en pertes d’insertion, en sélectivité et en accordabilité fréquentielle. De ce fait, des solutions alternatives sont à l’origine de ces travaux de thèse. Nous avons considéré tout d’abord un filtre actif qui a la possibilité de régler sa fréquence de résonnance, d’une part à la fréquence de résonnance du système Wifi et d’autre part, à la fréquence de résonnance du système Zigbee. Ensuite, une autre solution a été proposée dans le dernier chapitre qui consiste à réaliser une structure active filtrante bi-bande intégrée. Cette solution a pour avantage de récolter simultanément les données des systèmes opérant dans les deux bandes de fréquences visés. Les résultats obtenus des circuits réalisés sont validés par des simulations et de mesures. / This thesis concerns the design of tunable filter devices that can switch theirs characteristics from one standard to another in order to reduce the congestion of emission/reception chain of multi-standard systems. The most commonly used filters are acoustic filters. Indeed, these filters are difficult to be integrated in silicon technology and they remain one of the most bulky passive devices of the RF front-end. In addition, they don’t achieve good performance in insertion loss, frequency selectivity and tunability. Therefore, alternative solutions are at the origin of this thesis. An active filter is considered with the possibility of adjusting the resonance frequency: the resonant frequency of the Wifi system and the resonance frequency of the Zigbee system. Moreover, another solution is proposed in the last chapter, which consists to achieve a dual band structure of integrated active filter. This solution has the advantage to simultaneously collect data provided from the operating systems located in the two specified frequencies bands. Simulations and measurements validate the results of the realized circuits.