Les particules de l'environnement radiatif naturel sont responsables de dysfonctionnements dans les systèmes électroniques. Dans le cas d'applications critiques nécessitant une très haute fiabilité, il est primordial de répondre aux impératifs de sûreté de fonctionnement. Pour s'en assurer et, le cas échéant, dimensionner les protections de manière adéquate, il est nécessaire de disposer d'outils permettant d'évaluer la sensibilité de l'électronique vis-à-vis de ces perturbations.L'objectif de ce travail est le développement d'outils à destination des ingénieurs pour la prédiction des aléas logiques induits par les radiations dans les mémoires SRAM. Dans un premier temps, des bases de données de réactions nucléaires sont construites à l'aide du code de simulation Geant4. Ces bases de données sont ensuite utilisées par un outil Monte-Carlo dont les prédictions sont comparées avec des résultats d'irradiations que nous avons effectuées sur des mémoires SRAM en technologie 90 et 65 nm. Enfin, des critères simplifiés reposant sur une amélioration de la méthode SIMPA nous permettent de proposer un outil d'ingénieur pour la prédiction de la sensibilité aux protons ou aux neutrons à partir des données expérimentales ions lourds. Cette méthode est validée sur des technologies de SRAM très largement submicroniques et permet l'estimation des évènements multiples, une problématique croissante pour les applications spatiales, avioniques et terrestres. / Particles from natural radiation environment can cause malfunctions in electronic systems. In the case of critical applications involving a very high reliability, it is crucial to fulfill the requirements of dependability. To ensure this and, if necessary, to adequately design mitigations, it is important to get tools for the sensitivity assessment of electronics towards radiations.The purpose of this work is the development of prediction tools for radiation-induced soft errors, which are primarily intended for end users. In a first step, the nuclear reaction databases were built using the Geant4 toolkit. These databases were then used by a pre-existing Monte-Carlo tool which predictions were compared with experimental results performed on 90 and 65 nm SRAM devices. Finally, simplified criteria enabled us to propose an engineering tool for the prediction of the proton or neutron sensitivity from heavy ion data. This method was validated on deep submicron devices and allows the user to estimate multiple events, which are a crucial issue in space, avionic and ground applications.

The objective of this thesis is creating interface for the picture generator. The interface generates a VGA signal with possibility of 4bit color depth. The interface controls two chips of one port SRAM IS61 witch is supplied with Digilent Spartan-3 Starter Kit Board and comunicates trought FIFO blocks based on the shift register principle. Graphics interface generates lines and secondary forms, circles and secondary forms, fills area up and controles 2D transformations of picture.

International Telemetering Conference Proceedings / October 23-26, 2000 / Town & Country Hotel and Conference Center, San Diego, California / Owing to rapid development of PC industry, personal computer has been surprisingly improved on reliability and speed and it has been applied to many fields, such as aerospace, satellite and telemetry applications. As we all known, two aspects decide how fast the PC-based data acquisition can be reached. One aspect is CPU processing and the other is I/O bandwidth. Indeed, the first aspect has changed increasingly insignificant because the frequency of CPU has exceeded 700MHz which can satisfy fully the need of high rate data processing. So I/O bandwidth is the only key factor of the high rate PC-based data acquisition and we must adopt efficient data buffer techniques to satisfy the demand of telemetry data entry. This paper presents a buffered data channel which use memory mapping, EPLD and Dual-Port SRAM techniques. The operation platform of this design is WINDOWS95/98 and the software includes device driver and real-time processing routines.

Circuitos eletrônicos operando no espaço ou em altitudes elevadas na atmosfera, como, por exemplo, em sistemas embarcados em satélites e aeronaves, sofrem o impacto de íons e outras partículas ionizantes que podem afetar o seu correto funcionamento. A execução de ensaios em solo para determinar o comportamento de componentes e circuitos submetidos a radiações ionizantes é de grande auxílio tanto no projeto quanto na qualificação dos circuitos do produto final. Para os componentes eletrônicos básicos fornece importantes subsídios para o projetista procurar medidas preventivas, que possam ser consideradas no projeto, seja no desenvolvimento de circuitos tolerantes ou na aplicação de técnicas de proteção e/ou mitigação dos efeitos da radiação ionizante, de maneira que o sistema possa funcionar correta ou satisfatoriamente, atendendo às especificações de desempenho e tolerância da missão. Este trabalho descreve o desenvolvimento de uma plataforma para ensaios de efeitos da radiação ionizante em memórias SRAM de tecnologia 130 nm de uso comercial (COTS - do inglês, Commercial Off-The-Shelf). A plataforma pode realizar tanto ensaios para efeitos de dose acumulada (TID - Total Ionizing Dose) quanto para efeitos de eventos singulares (SEE - Single Event Effects). Neste trabalho são realizados ensaios de retenção de dados (DRF - Data Retention Fault). A plataforma é composta pelo sistema de aquisição de dados e controle e pelo sistema de irradiação. O sistema de aquisição de dados e controle trabalha em conjunto com o sistema de irradiação para ensaios dos efeitos de dose acumulada ou com o sistema de irradiação para os ensaios dos efeitos isolados de partículas. O sistema de aquisição de dados e controle é dividido em hardware e software. O hardware é composto por uma placa mãe controlado por um FPGA e placa filha. O software controla as funções de aquisição e transferência de dados executados pelo FPGA. Nos ensaios de efeitos de dose acumulada são obtidos: o valor do limiar de dose na qual a memória começa a perder a sua capacidade de retenção e o valor da dose acumulada onde a memória não é capaz de armazenar nenhum dado com segurança. Nos ensaios de efeitos isolados de partículas é obtida a taxa de erros devida a eventos singulares (SEU) para nêutrons de alta energia e para nêutrons térmicos. O ensaio de efeitos de dose acumulada até 1 Mrad não produziu alterações no desempenho da memória e os ensaios para neutros rápidos e para nêutrons térmicos produziram taxas de SEU de 2,82*10-4 Upset/disp*h e 1,18*10-3 Upset/disp*h, respectivamente, que resultarem nas respectivas seções de choque de SEU da memória de 8,54*10-15e 6,24*10-15cm2/bit.

L'infrastructure de communication pour un système multiprocesseur mono-puce (MPSoC) est un organe central et de première importance. Cette importance s'explique par la place importante que tiennent les communications dans de tels systèmes distribués. Alors qu'il est maintenant admis que les réseaux -sur-puce (NoCs) constituent une solution théoriquement idéale, il se pose le problème de la validation de telles architectures complexes. En effet, malgré la régularité de leurs architectures, les réseaux-sur-puce restent des systèmes dont les interactions internes sont très difficiles à appréhender. Par ailleurs, les approches de validation classiquement employées sont très mal adaptées aux systèmes à base de NoC car très peu flexibles et très peu scalables. Cette thèse introduit un nouveau concept dans la validation matérielle des réseauxsur- puce, ce concept que nous avons appelé « émulation imprécise » contraste avec les approches d'émulation matérielles classiques qui sous-entendent toutes une précision au « cycle près, bit près ». Notre approche hérite de tous les avantages liés au prototypage matériel sur les plateformes reconfigurables et y ajoute un degré de flexibilité très élevé. En effet, l'étude menée au cours de ce travail sur le comportement des réseaux -sur-puce à commutation de paquets en régime non congestionné montre que, sous certaines conditions, des modifications des caractéristiques du NoC (introduites par la plateforme d'émulation elle même) peuvent être tolérées sans que pour autant le comportement du réseau ne change de façon radicale. La technique d'émulation multi-FPGA étudiée dans cette thèse est une technique très flexible car basée sur un mode d'interconnexions inter-FPGA série. Les interconnexions séries sont beaucoup moins sensibles aux phénomènes de parasitage que les interconnexions parallèles et par conséquent les vitesses de transferts sont beaucoup plus élevées. D'autre part la technique d'émulation que nous proposons ne pose aucune condition sur la vitesse du processus d'émulation lui-même. Considérant les délais additionnels induits pas les liaisons séries et les vitesses d'émulation très élevées, un phénomène de déviation des performances peut être observé d'où l'imprécision de l'émulation. Ce phénomène a été étudié dans le cadre de cette thèse et nous avons proposé plusieurs solutions afin d'y remédier.Mots cles : MEMS RF, interrupteur, modelisation, modele statistique, test, evaluation, regression lineaire.

L'objectif de cette étude est de fournir des éléments d'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d'interconnexion laissant augurer d'importants problèmes d'ajout de répéteurs pour les futurs circuits. A court terme (32nm), l'évaluation réalisée dans le cadre d'un flot digital entièrement prédictif montre que les problèmes posés par les délais d'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, à court terme, des solutions consistant à utiliser des dispositifs faiblement dopés sont identifiées. L'intérêt d'une nouvelle mémoire SRAM, dont le principe réside dans l'utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.

L'alimentation des circuits à très faible tension, permettant une efficacité énergétique multipliée par 10, répond aux contraintes des applications mobiles, au prix d'une variabilité accrue limitant la prédiction des résultats et nécessitant des efforts et méthodologies de conception spécifiques. Cette thèse associe la conception à très faible tension aux exigences industrielles, et présente le développement de cellules digitales optimisées pour la très faible tension, par une méthodologie indépendante de la technologie. Ces cellules, validées par des mesures sur silicium en technologie CMOS 40nm, ont conduit à la fabrication d'un circuit numérique, dont le test met en évidence les adaptations permettant d'améliorer le rendement. Enfin, une cellule mémoire a été conçue et optimisée à très faible tension, ainsi que des solutions d'assistance en lecture et en écriture pour renforcer la tolérance à la variabilité. Un démonstrateur 128kb est fabriqué en 65nm pour valider ces développements.

<p>This thesis presents a five-transistor SRAM intended for the advanced microprocessor cache market. The goal is to reduce the area of the cache memory array while maintaining competitive performance. Various existing technologies are briefly discussed with their strengths and weaknesses. The design metrics for the five-transistor cell are discussed in detail and performance and stability are evaluated. Finally a comparison is done between a 128Kb memory of an existing six-transistor technology and the proposed technology. The comparisons include area, performance and stability of the memories. It is shown that the area of the memory array can be reduced by 23% while maintaining comparable performance. The new cell also has 43% lower total leakage current. As a trade-off for these advantages some of the stability margin is lost but the cell is still stable in all process corners. The performance and stability has been validated through post-layout simulations using Cadence Spectre.</p>

<p>In this work, an existing generator for layout of Static Random Access Memory (SRAM) is improved. The tool is completed with a block decoder, which was missing when the thesis started. A feature of generating schematic files is also added. The schematics are important to get a better overview, to test parts properly, and enable Layout versus Schematics (LVS) checks.</p><p>The main focus of this thesis work is to implement and evaluate a new SRAM cell, called Zero Aware Asymmetric SRAM cell. This cell saves major power when zeros are stored. Furthermore the pull-up circuit is modified to be less power consuming. Other parts are also modified to fit the new memory cell.</p><p>Several minor flaws are corrected in the layout generator. It does still not produce a complete memory without manual interventions, but it does at least create all parts with one command. Several tests, including Design Rule Checks (DRC) and LVS checks, are carried out both on minor and larger parts. Development of documentation that makes it easier for users and developers to use and understand the tool is initiated.</p>

<p>In this work, an existing RAM generator is analysed and evaluated. Some of the aspects that were considered in the evaluation are the optimization of the basic SRAM cell, how the RAM generator can be ported to newer technologys, automating the simulation process and the creation of the workflow for the energy model.</p><p>One of the main focus of this thesis work is to optimize the basic SRAM cell. The SRAM cell which is used in the RAM generator is not optimized for area nor power. A compact layout is suggested which saves a lot of area and power. The technology that is used to create the RAM generator is old and a suitable way to port it to newer technology has also been found.</p><p>To create an energy model one has to simulate a lot of memories with a lot of data. This cannot be done in the traditional way of simulating circuits using the GUI. Hence an automation procedure has been suggested which can be made to work to create energy models by simulating the memories comprehensively.</p><p>Finally, basic ground work has been initiated by creating a workflow for the creation of the energy model.</p>