Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2014. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2014-09-01T13:38:36Z No. of bitstreams: 1 2014_LucasAraujoPrataChrisostomo.pdf: 3097278 bytes, checksum: d76564773f12558cbcc6da41ab951070 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2014-09-29T11:49:49Z (GMT) No. of bitstreams: 1 2014_LucasAraujoPrataChrisostomo.pdf: 3097278 bytes, checksum: d76564773f12558cbcc6da41ab951070 (MD5) / Made available in DSpace on 2014-09-29T11:49:49Z (GMT). No. of bitstreams: 1 2014_LucasAraujoPrataChrisostomo.pdf: 3097278 bytes, checksum: d76564773f12558cbcc6da41ab951070 (MD5) / O uso de filtros analógicos em um sistema de áudio em um aparelho auditivo de processamento tem algumas vantagens quando comparado com sistemas digitais, entre eles, a relação sinal-ruído (SNR) é maior nesse tipo de tratamento e pode até mesmo melhorar quando a função usada no filtro é o primeiro dos derivativos Gaussian. Além disso, com um sistema analógico, o consumo de bateria será mais baixo, então não há nenhuma necessidade de conversores analógico/digital (ADC) e digital/analógico (DAC). Este trabalho apresenta a concepção de um sistema analógico de baixa potência para aparelhos auditivos. Para provar a ideia, vários testes foram feitos, primeiro ao nível do sistema usando o programa MATLAB, SIMULINK ferramenta e todos os sinais presentes na ferramenta mencionada e, em seguida, no nível de circuito com a ferramenta de cadência para provar o real funcionamento do sistema. Com as aproximações numéricas, conseguiu-se uma função no domínio do tempo que representa o tipo de pulso usado. Com esta nova função, uma manipulação em Laplace domínio foi feito e com o método de Padé. Foi usado para obter a função de transferência. Finalmente, a função de transferência foi representada no espaço de estado, porque tem baixa sensibilidade para variações nos valores, além de um incrível dispersão e gama dinâmica. Através de circuitos de translineares, que foi desenvolvido neste trabalho, foi implementado o filtro. Em primeiro lugar era necessário encontrar uma base matemática para a função de filtro que poderia lidar com o sinal sonoro da melhor forma possível, testes foram feitos e após a definição da função, aproximações numéricas foram feitas no domínio do tempo e de Laplace para obter a função de transferência que foi implementada no espaço de estado [1]. Finalmente, esta representação foi aplicada no circuito e sistema de níveis através de um filtro de translineares. Idealmente, você quer obter um sistema analógico que lida com o som de um ambientes de ruído e amplificação de voz do presente, ser eliminada ou pelo menos minimizar tanto quanto possível. Como pode ser visto durante o trabalho, a resposta chegada foi muito perto o desejado-do uso de ferramentas, cuja confiabilidade goza de grande aceitação entre a comunidade científica, assim, validar a metodologia proposta. ______________________________________________________________________________ ABSTRACT / The use of analog filters in a system for audio processing in a hearing aid has some advantages when compared with digital systems, among them, the signal-to-noise ratio (SNR) is greater in this type of treatment and can even improve when the function used in the filter is the first of the Gaussian derivative. In addition, with an analog system, the battery consumption will be lower, so there is no need for analog/digital converters (ADC) and digital/analog (DAC). This work present the design of a low power analog system for hearing aids. To prove the idea, several tests were made, first at system level using the program MATLAB, SIMULINK tool, and all signals present in the mentioned tool, then in the circuit level with the CADENCE tool to prove the real functioning of the system. With the numerical approximations, a function was achieved in the time domain that represents the type of pulse used. With this new function, a manipulation in the Laplace domain was made, and with the Padé method. It was used to obtain the transfer function. At last, the transfer function was represented in state space, because it has low sensitivity to variations in values, in addition to an amazing sparsity and dynamic range. Through translinear circuits, which was developed in this work, the filter was implemented. First of all it was necessary to find a mathematical basis for the filter function that could handle the audible signal the best way possible, tests were done and after the function definition, numerical approximations were made in the time domain and Laplace transform to obtain the transfer function that was implemented in the State space [1]. Finally, this representation was applied in circuit and system levels through a translinear filter. Ideally, you want to get an analog system that deals with the sound of a voice amplification and noise environments present, be eliminated or at least minimized as much as possible. As can be seen in the course of the work, the answer reached was very close to the desired-from the use of tools, whose reliability enjoys wide acceptance among the scientific community, thus validating the methodology proposed.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Sociais, Departamento de Sociologia, 2006. / Submitted by samara castro (sammy_roberta7@hotmail.com) on 2009-10-21T15:29:01Z No. of bitstreams: 1 2006_Marcello Cavalcanti Barra.pdf: 1152703 bytes, checksum: 1dc5ba9d10ddd59d4da098307bfa2e03 (MD5) / Approved for entry into archive by Tania Milca Carvalho Malheiros(tania@bce.unb.br) on 2009-10-27T13:01:45Z (GMT) No. of bitstreams: 1 2006_Marcello Cavalcanti Barra.pdf: 1152703 bytes, checksum: 1dc5ba9d10ddd59d4da098307bfa2e03 (MD5) / Made available in DSpace on 2009-10-27T13:01:45Z (GMT). No. of bitstreams: 1 2006_Marcello Cavalcanti Barra.pdf: 1152703 bytes, checksum: 1dc5ba9d10ddd59d4da098307bfa2e03 (MD5) Previous issue date: 2006 / Partiu-se da seguinte pergunta: como foi possível surgir o governo eletrônico? Para buscar respondê-la, recorreu-se a um estudo de caso. Pertencente ao campo da Sociologia da Ciência e Tecnologia, verificou-se qual a manifestação tecnológica μais citada eμ legislação do governo eletrônico. Chegou-se então à Infra-Estrutura de Chaves Públicas Brasileira (ICP-Brasil), que contéμ a tecnociência da criptografia. O caso μostrou que a noção de governo eletrônico era insuficiente para explicar o que acontecera no processo de formação e iμplantação da ICP-Brasil. Criou-se, então, o conceito de Estado eletrônico (e- Estado), que é inédito na literatura. Um conjunto de condições sociopolíticas, sociocognitivas e socioeconôμica, que se verificaram todas imbricadas umas às outras, proporcionou a instituição da ICP-Brasil. Foram precondições sociocognitivas o conhecimento jurídico, o conheciμento tecnocientífico e a língua inglesa. O apoio proporcionado pelos bancos configurou a precondição socioeconôμica. Eμergindo o Leviatã, a condição sociopolítica consistiu na Razão de Estado. Esta envolveu a própria existência do Estado, a questão da segurança, as relações internacionais, a política nacional e internacional, a técnica, a Internet. Coμo precondições sociopolíticas da ICP-Brasil, identificaram-se outros papéis do Estado: o Estado Relacional, o Estado Instituidor do Social e o Estado Legislador. A instituição da ICP-Brasil resultou de processos políticos. Aléμ da Razão de Estado, vieram à tona a relação entre Estado e sociedade e entre técnica e política. Quanto à priμeira, uμ dos resultados encontrados foi o surgimento de um nacionalismo turvo e de um nacionalismo sustentável, diante do contexto que se apresentou. Quanto à relação entre técnica e política, observaraμ-se diversas configurações dos papéis técnico e político. Dentre elas, dois atores assumiram os tipos de político-conector e técnico-conector, que expressam a ligação entre os dois papéis. Ao final, configurou-se o Leviatã eletrônico, como parte do Leviatã, eμ resposta à nova realidade que a Internet iμpunha ao Estado. ________________________________________________________________________________________ ABSTRACT / Why did an electronic government arise in Brazil? Looking for answering this question, a case study approach was applied. This research belongs to Science and Technology Sociology field and, in this perspective I examined which technology had appeared most in Brazilian electronic government regulation. Then, I came across Brazilian Public Key Infrastructure (.ICP-Brasil., or PKI-Brazil) which brought cryptography. This case showed electronic government idea was not enough to explain what had happened in PKI-Brazil process. Thence, I formulated an original concept: electronic State (e-State). The institution of PKI-Brazil came of sociopolitical, sociocognitive and socioeconomic conditions. These requirements turn out mixed with each other. Knowledge of law, technology, technoscience and English language were sociocognitive preconditions. Banks support provided socioeconomic condition. Emerging as Leviathan, sociopolitical condition resulted of Reason of State. This configuration involved the existence of the State itself, security issues, international relations, national and international politics, technology, Internet. As sociopolitical precondition, I observed some other roles: Relational State, State that Establishes the Social and Legislative State. A political process set up PKI-Brazil. Besides Reason of State, State-Society relations and the relationship between technology and politics also emerged. About the first, one result was a confused nationalism and a sustainable nationalism. About the relationship between technology and politics, there were many different assortments between both. Among those, two people were typed as a politician-broker and as a technician-broker. Both symbolized a deep interrelation between technology and politics. At the end, an electronic Leviathan shown up, answering the challenge imposed by Internet on State.

Orientador: José Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-17T22:39:39Z (GMT). No. of bitstreams: 1 Garcia_AlexandreDavidRinco_M.pdf: 2843880 bytes, checksum: ecc88d93aeb48f3dad51bc6b4d4fe6f4 (MD5) Previous issue date: 2011 / Resumo: Neste trabalho é apresentado um estudo que visa otimizar os sistemas de ripple counter mediante a utilização de relés de estado sólido (FET). Com a utilização de relés de estado sólido para ripple counter é possível não apenas economizar recursos com a montagem do circuito, mas também inserir proteções inerentes ao FET. Este trabalho também mostra que é possível compensar as variações de camada devidas ao aumento da temperatura. Os sistemas atuais utilizam relés comuns e circuitos agregados; este trabalho demonstra que o uso de relés de estado sólido em aplicações de ripple counter, considerando as variações de temperatura da junção, é, não apenas viável, como também uma solução que agrega maior valor ao produto / Abstract: In this work a deep study to optimize ripple counter systems utilizing solid state relays (FET) is presented. The usage of solid relay for ripple counter will be possible not only saving money on external circuits but also inserting inherent protection's FET. This work shows that is possible to compensate the layer variations due to temperature's increasing. The currently systems use common relays and aggregates circuits, but the description above demonstrates that the usage of solid-state relay in ripple counter applications considering the junction temperature variations is not only feasible but also a better solution / Mestrado / Eletrônica, Microeletrônica / Mestre em Engenharia Elétrica

Orientador: Eugenio Jose Zoqui / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-08-03T20:26:05Z (GMT). No. of bitstreams: 1 Godoy_JeffersonFrancode_M.pdf: 1175362 bytes, checksum: 481b87015212d50a95c943b30d688df4 (MD5) Previous issue date: 2003 / Mestrado

Orientador: Amir Ordacgi Caldeira / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Física Gleb Wataghin / Made available in DSpace on 2018-08-27T16:19:57Z (GMT). No. of bitstreams: 1 Trevisan_ThaisVicta_M.pdf: 4124547 bytes, checksum: 599b58df77b4451dd1db391d5d3f78fd (MD5) Previous issue date: 2015 / Resumo: Na presença de um campo magnetico externo, um anel, com resistencia eletrica nao nula, sustenta uma corrente eletrica sem dissipacao, desde que ele seja sufientemente pequeno (com um diametro da ordem de micrometros ou nanometros), altamente puro e mantido a baixisimas temperaturas. Trata-se de um fenomeno quantico, devido a coerencia entre os eletrons do sistema. Uma corrente desse tipo tambem esta presente em moleculas aromaticas: um loop de corrente se estabelece no anel aromatico e e o responsavel pela anisotropia da susceptibilidade magnetica dessas moleculas. Atualmente, esses aneis de corrente sao utilizados como um criterio para aromaticidade. Assim sendo, o transporte de corrente eletrica em sistemas meso e microscopicos e um assunto de grande interesse tanto para a Fisica, quanto para a Quimica. Nessa Dissertacao de Mestrado, estudamos o transporte de corrente eletrica em aneis discretos, unidimensionais, de 3 [<ou =] N [<ou=] 6 sitios e Ne [<ou=] 2N eletrons. Esses aneis podem ser vistos como moleculas bastante simplificadas, de modo que o sistema de seis sitios com seis eletrons corresponde a um prototipo da molecula de benzeno. Propomos um modelo microscopico com a finalidade de obter um estado fundamental transportador de corrente nesses aneis. O nosso modelo consiste de uma extensao do Hamiltoniano de Hubbard, com um termo extra de interacao inter-eletronica, postulado de maneira ad hoc. Os resultados obtidos a partir do nosso modelo, bem como uma possivel origem e interpretacao para o termo extra de interacao sao apresentados ao longo desse trabalho / Abstract: In the presence of an external magnetic feld, a ring, with finite electrical resistance, supports a dissipationless electric current, provided that the ring is small enough (its diameter must be of the order of some micrometer or nanometer), clean and cooled down to very low temperatures. It is a quantum phenomena, due to the high electronic phase coherence in this system. A current like this can also be seen in aromatic molecules: a loop of current is established in the aromatic ring and it is the responsible for the high anisotropic magnetic susceptibility of these molecules. Nowadays, these ring currents are used as a criteria for aromaticity. Therefore, the electrical transport properties in mesoscopic and microscopic systems is a subject of great interest both in Physics and Chemistry. In this thesis, we study the electrical transport in some discrete and unidimensional rings with 3 [<or=] N [<or=] 6 sites and Ne [<or=] 2N electrons. These rings can be seen as simplified molecules and the ring with six sites and six electrons is our prototype for the benzene molecule. We propose a microscopic model for obtaining a current-carrying ground state in these rings. Our model consists of a extension of the Hubbard Hamiltonian, with an ad hoc extra term for the interaction between the electrons of the system. The results obtained from our model as well as a possible origin and interpretation of the extra interaction term are presented throughout this work / Mestrado / Física / Mestra em Física

Made available in DSpace on 2013-08-07T18:53:29Z (GMT). No. of bitstreams: 1 000417996-Texto+Completo-0.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009 / Nowadays, several safety-critical embedded systems support real-time applications and their development represents a great challenge to engineers and researchers due to the risk of catastrophic effects on the system generated by a fault. Usually, real-time embedded systems process input data and generate output responses according to the functional specification of the system. However, the high complexity of the applications has made the adoption of Real-Time Operating Systems (RTOS) necessary in order to simplify the design of real-time embedded systems. Thus, the RTOS serves as an interface between software and hardware. However, real-time systems can be affected by transient faults during application running or even during the RTOS execution. Consequently, these faults can affect both, the correctness of the output responses generated and the task’s deadline specified during the project of the system. In this context, this work proposes a new hardware-based approach able to increase the reliability of the real-time embedded systems. The proposed technique is based on the development of an Infrastructure IP core (I-IP) called Hardware-Scheduler (Hw-S), which monitors the tasks’ execution in order to verify if tasks’ execution flow and the tasks’ deadline are respected. A case study implemented in an FPGA running a set of benchmarks has been developed in order to validate the proposed approach. The benchmarks developed exploit most of the RTOS services. In order to evaluate the effectiveness of the proposed technique, Hardware and Software fault injection campaigns have been performed. Indeed, the introduced overheads have been estimated. The obtained results demonstrate that the fault latency associated to the Hw-S is smaller than the one associated to the RTOS and further that the Hw-S’s fault coverage is higher than the RTOS’. Finally, the Hw-S introduces an area overhead of about 6% with respect to the Plasma microprocessor area. / O desenvolvimento de aplicações críticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastróficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado número de saídas de acordo com as especificações do mesmo. Entretanto, devido à alta complexidade dos sistemas embarcados de tempo real, é cada vez mais freqüente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplicação quanto o do próprio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar não somente as saídas produzidas durante a execução da aplicação, mas também as restrições de tempo associadas às tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho propõe uma nova técnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A técnica proposta é baseada na implementação de um Infrastructure IP core (I-IP) denominado “Escalonador- HW”, que monitora a execução das tarefas e verifica se as mesmas estão de acordo com as restrições de tempo e seqüência de execução especificadas. Para validar a técnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, além de um conjunto de benchmarks capazes de exercitar diferentes serviços oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo programável lógico (FPGA). Experimentos de injeção de falhas por Software e Hardware foram realizados para validar a capacidade de detecção de falhas e estimar os overheads introduzidos pela técnica. Os resultados demonstram que a latência de detecção de falhas é menor que a latência de detecção por parte do RTOS, sendo a cobertura de detecção do Escalonador-HW maior que à RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.

Orientador: Carlos Alberto dos Reis Filho / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T12:05:57Z (GMT). No. of bitstreams: 1 Cajueiro_JoaoPauloCerquinho_D.pdf: 1564955 bytes, checksum: 6ff645ea51f6ee2dcb9e7ab8db6363aa (MD5) Previous issue date: 2005 / Resumo: Uma nova técnica de compensação de temperatura para implementar tensões de referência em circuitos CMOS é descrita, desde o seu fundamento teórico até a comprovação experimental feita com amostras de circuitos integrados protótipos que a implementam. A ténica proposta se baseia no fato de que a tensão entre gate1, e fonte, VGS, de um transistor MOS pode tanto aumentar como diminuir com o aumento da temperatura, dependendo da corrente com que opera. Com base nisto, é possível empilhar n transistores, que estejam polarizados com uma corrente adequada de tal maneira que a queda de tensão sobre esta pilha de transistores, que tem amplitude nVGS, tenha, ao mesmo tempo, a mesma taxa de variação térmica que a tensão VGS produzida por um único transistor. Em tais condições, a diferença entre estas duas tensões é constante, tornando-se uma referencia de tensão. Uma implementação alternativa à pilha de transistores para produzir a tensão nVGS consiste num único transistor de gate ?utuante no qual a tensão VGS equivalente tem amplitude ajustável em campo. Diversos circuitos que se baseiam nesta técnica foram projetados e alguns deles fabricados em tecnologia CMOS 0,35 µm.O desempenho do melhor circuito fabricado atingiu coe?ciente térmico de 100 ppm/°C na faixa térmica de -40 a 120 °C. Outras configurações foram simuladas mostrando que é possível atingir coeficientes térmicos menores que 10 ppm/°C. O estado da arte é representado por referências de tensão que têm coeficientes térmicos de 1 ppm/°C na mesma faixa térmica em que se caracterizam os circuitos desenvolvidos. Tais referências de tensão se baseiam principalmente nos circuitos chamados de bandgap. Há também, um produto recente da empresa Intersil que utiliza um transistor que opera como memória análoga fornecendo uma tensão referência memorizada com altíssima estabilidade térmica. O princípio em que este produto se baseia, entretanto, é diferente do que está sendo proposto neste trabalho apesar do uso comum de um transistor de gate ?utuante. A contribuição deste trabalho não está no desempenho que as fontes de referência que se baseiam no princípio atingiram. Sua contribuição reside na forma como pode ser implementada, utilizando somente transistores MOS e no fato de que tem amplitude ajustável em campo. 1A palavra gate está sendo usada em toda extensão do texto, em lugar da palavra ¿porta¿, para identi?car o terminal de alta resistência de um transistor MOS / Abstract: A new technique of temperature compensation to implement a voltage reference in CMOS circuits is described, from theoretical basis to experimental evidence made with samples of integrated circuits prototypes that implement it. The proposed technique is based on the fact that the voltage between gate and source, VGS, of a MOS transistor can either increase as diminish with the increase of temperature, depending on the current with that it operates. Based in this, it is possible to pile up n transistors, that are polarized with an adequate current in such way that the voltage on this stack of transistors, that has amplitude nVGS, has, at the same time, the same thermal variation than the VGS voltage produced in only one transistor. In such conditions, the difference between these two voltages is constant, becoming a voltage reference. An alternative implementation to the stack of transistors to produce the nVGS volage consists of a ?oating gate transistor in which equivalent VGS has adjustable amplitude in ?eld. Diverse circuits that are based on this technique had been projected and some of them manufactured in technology CMOS 0,35 µm. The performance of the best manufactured circuit reached 100 ppm/°C of thermal coefficient in the thermal band of -40 to 120 °C. Other con?gurations had been simulated showing that it is possible to reach thermal coe?cients lesser that 10 ppm/°C. The state of the art is represented by voltage references that have thermal coefficients of 1 ppm/°C in the same thermal band where the developed circuits had been characterized. Such voltage references are mainly based on the circuits called bandgap. There is, also, a recent product of the Intersil company who uses a transistor that operates as analogical memory supplying a voltage reference memorized with highest thermal stability. The base principle of this product is, however, different of that being considered in this work despite the use of a ?oating gate transistor. The contribution of this work is not in the performance that the reference sources that are based on the principle had reached. Its contribution inhabits in the form as it can be implemented, only using MOS transistors and in the fact that it has adjustable amplitude in ?eld / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-15T17:45:20Z (GMT). No. of bitstreams: 1 ZampronhoNeto_Fernando_M.pdf: 5842798 bytes, checksum: 248329a719c06d1a00d97f94590f1b92 (MD5) Previous issue date: 2009 / Resumo: Este trabalho tem como objetivo o estudo de uma arquitetura de regulador de tensão do tipo multi-fase para alimentação de microprocessadores, os quais demandam pequena variação em sua tensão, mesmo face aos seus agressivos transitórios de corrente. O estudo engloba a análise, que descreve as vantagens e desvantagens de topologias de reguladores chaveados, o projeto, a simulação, a fabricação e a caracterização experimental do regulador. Na etapa de projeto, uma nova abordagem no dimensionamento do filtro externo LC é apresentada, considerando-se seus respectivos elementos parasitas, a partir da introdução do parâmetro .fator de não idealidade., ou n, que é compreendido no intervalo [0, 1]. Quanto mais n se aproxima da unidade, menores serão os elementos parasitas do filtro, facilitando a escolha dos capacitores e indutores no mercado. Adicionalmente, é proposta uma técnica de projeto do compensador em freqüência, aplicada em topologias realimentadas por tensão. Esta consiste na soma de sua tensão de saída com a diferença de potencial entre dois de seus nós internos, que ocorre apenas durante o transitório de carga, reduzindo o tempo de resposta do regulador. Simulações mostraram uma queda de mais de 25% na ondulação da tensão de carga utilizando esta técnica, em comparação com a solução convencional. O processo, simulador e modelos utilizados neste trabalho são, respectivamente, o AMS H35, PSPICE e Bsim3v3. O layout do regulador foi feito via Mentor Graphics e possui área efetiva de 0,444mm2. A fabricação na foundry AMS foi viabilizada pelo programa multi-usuário da FAPESP. A caracterização experimental compara o tempo de resposta do regulador nas mesmas condições da etapa de simulação. Resultados experimentais indicaram uma redução de 96,1% na ondulação da tensão de carga durante seu transitório de corrente utilizando a técnica proposta, em comparação a solução convencional, validando a nova técnica de projeto do compensador em freqüência. O presente trabalho é concluído enfatizando-se os objetivos alcançados e principais resultados experimentais obtidos, dificuldades de projeto e limitações da arquitetura do regulador chaveado estudada / Abstract: This work aims to study the topology of multi-phase voltage regulators applied to microprocessors, where only tiny variations in the supply voltage are allowed, even when facing aggressive current transients. This study consists in the analysis, which describes the advantages and disadvantages of switched voltage regulator topologies, design, simulation, layout and experimental characterization of the proposed regulator. In the design phase, a new approach in sizing the external LC filter is herein described, considering their stray elements, through the introduction of the .non ideality. parameter, or n, which is valid within interval [0,1]. As more as n approaches unity, less parasitic elements the filter will have, easing the choice of the capacitors and inductors commercially available. In addition to this, a new technique applied to voltage feedback topologies is proposed, which consists in adding the output voltage of the frequency compensator to a voltage between two of its internal nodes. With such an approach, the response time of the regulator to load transients decreases. Simulation results show a reduction over 25% in the output voltage ripple using this new approach, when comparing to the traditional solution. The process, simulator and models used in this work are, respectively, AMS H35, PSPICE and Bsim 3v3. The layout of the regulator was edited through Mentor Graphics, and it has an effective area of 0.444mm2. The fabrication in foundry AMS was done by multi-user program of FAPESP. The experimental characterization compares the response time of the regulator in the same conditions of simulation phase. Experimental results indicated a 96,1% reduction in load voltage ripple during transient, when comparing the purposed technique with the traditional solution, validating the excellent performance of the regulator with the new design technique. This work is concluded by emphasizing the reached objectives and main experimental results reached, design difficulties and limitations of the switched-regulator architecture studied / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-15T22:10:27Z (GMT). No. of bitstreams: 1 Mansano_AndreLuisRodrigues_M.pdf: 2816553 bytes, checksum: 2746391c004342d1e0c2d8c4c2f507e8 (MD5) Previous issue date: 2009 / Resumo: Neste trabalho de Mestrado, foi projetado um conversor DC/DC charge-pump (CP) duplicador de tensão para corrente de carga máxima de 20mA, e que necessita de circuitos de controle para o apropriado acionamento das chaves, regulação de tensão e proteção do estágio duplicador de tensão. O sistema de controle projetado é composto por um circuito de regulação linear (CRL), um regulador Skip, um limitador de corrente (LC) e um circuito de bootstrapping (BOOT) que auxilia o acionamento do estágio duplicador. CP corresponde ao estágio de potência do sistema que faz interface direta com a carga, sendo sua tensão de entrada (PVIN) nominal no valor de 1,5V. O trabalho objetiva obter um conversor DC/DC funcional (demonstrado por resultados de Silício) atingindo resultados experimentais com o menor desvio possível comparados aos valores simulados durante o projeto. A tensão simulada de saída (VOUT), a vazio (sem carga), é 3V. Para carga máxima DC (20mA), o valor de VOUT simulado é de 2,4V. O circuito BOOT gera uma tensão na faixa de 4,5V - 5V, para uma carga DC de 1mA. A corrente limitada pelo bloco LC no circuito duplicador é 30mA. O CLR gera uma tensão inversamente proporcional a VOUT, tendo seus limites mínimo e máximo de 1,3V e 5,2V, respectivamente. Todo o sistema foi integrado no processo de fabricação AMS 0.35um HV, exceto os capacitores do estágio duplicador e do circuito de bootstrapping que são externos. Os resultados experimentais mostram desvio (comparados com simulação) de -12,5% em VOUT @ 20mA DC e -0,13% sem carga, -6% à saída de BOOT @ 1mA DC, +23% CLR mínimo, -3,85% em CRL máximo e +10% na corrente limitada. Durante o desenvolvimento deste trabalho, o Circuito de Regulação Linear (CRL) foi publicado no SBCCI 2009 apresentando sua rápida resposta à transientes de carga, o que é sua grande vantagem comparado a circuitos anteriormente propostos / Abstract: In this work, a DC/DC charge-pump voltage-doubler converter, for maximum load current of 20mA, was designed and fabricated. The Charge Pump (CP) needs control circuits for properly switching, voltage regulation and protection of voltage doubler stage. The control system designed comprises a linear regulation circuit (CRL), a Skip mode regulator, current limitation circuit (LC) and a bootstrapping circuit (BOOT), which provides the appropriate voltage to turn on CP power transistors. The voltage doubler is the power stage that interfaces directly to the load and its nominal input voltage PVIN is 1.5V. The objective of this work is to guarantee that the proposed DC/DC converter works properly (proved by Silicon results) and to achieve experimental results with the least deviation possible compared to simulation. The nominal output voltage (VOUT) with no load is 3V. For maximum DC load (20mA), simulated VOUT is 2.4V. BOOT circuit provides voltage within 4.5V - 5V for DC current load of 1mA. The LC limits the drawn current through the voltage-doubler at 30mA. The CRL provides a control voltage inversely proportional to VOUT and its minimum and maximum are 1.3V and 5.2V respectively. The whole system has been integrated in AMS 0.35um HV except the capacitors of CP and BOOT circuits. The experimental results show deviation (comparing to simulation) of -12,5% on VOUT @ 20mA DC and -0,13% @ no load , -6% on BOOT output @ 1mA DC, +23% CLR minimum, -3,85% CRL maximum and +10% on LC circuit. During the development of this work, the CRL circuit has been published in the SBCCI 2009 conference to present its fast-response to stringent load transient which is the biggest CRL advantage compared to previously proposed circuits / Mestrado / Mestre em Engenharia Elétrica

Orientador: Ricardo Luís Doretto / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Física Gleb Wataghin / Made available in DSpace on 2018-09-03T02:41:35Z (GMT). No. of bitstreams: 1 Leite_LeonardoDaSilvaGarcia_M.pdf: 1468749 bytes, checksum: 2f4e22a34c4a72b7b68eec6673285298 (MD5) Previous issue date: 2017 / Resumo: Nesse trabalho, calculamos a entropia de emaranhamento de um antiferromagneto de Heisenberg dimerizado em uma rede quadrada. Dois padrões de dimerização distintos são considerados: colunar e alternado. Em ambos os casos, focamos na fase de sólidos de singletos (VBS) que é descrita pela representação dos operadores de ligação. Nesse formalismo, o hamiltoniano de spin original é mapeado em um modelo efetivo de bósons interagentes com excitações de tripleto. O hamiltoniano efetivo é estudado na aproximação harmônica e o espectro das excitações elementares e o diagrama de fase dos dois modelos dimerizados são determinados. Consideramos um subsistema unidimensional (cadeia) de comprimento $L$ dentro de uma rede quadrada com condições periódicas de contorno e calculamos a entropia de emaranhamento. Seguimos um procedimento analítico baseado na teoria de ondas de spin modificadas que havia sido desenvolvido originalmente para calcular a entropia de emaranhamento em fases magneticamente ordenadas. Em particular, esse procedimento nos permite considerar subsistemas unidimensionais compostos por até 200 sítios. Combinamos esse procedimento com o formalismo dos operadores de ligação na aproximação harmônica e mostramos que, para os dois modelos de Heisenberg dimerizados, a entropia de emaranhamento da fase VBS obedece uma lei de área. Tanto para a dimerização colunar quanto para a alternada, mostramos que a entropia de emaranhamento aumenta à medida que o sistema se aproxima da transição de fase quântica entre as fases Néel-VBS / Abstract: Nesse trabalho, calculamos a entropia de emaranhamento de um antiferromagneto de Heisenberg dimerizado em uma rede quadrada. Dois padrões de dimerização distintos são considerados: colunar e alternado. Em ambos os casos, focamos na fase de sólidos de singletos (VBS) que é descrita pela representação dos operadores de ligação. Nesse formalismo, o hamiltoniano de spin original é mapeado em um modelo efetivo de bósons interagentes com excitações de tripleto. O hamiltoniano efetivo é estudado na aproximação harmônica e o espectro das excitações elementares e o diagrama de fase dos dois modelos dimerizados são determinados. Consideramos um subsistema unidimensional (cadeia) de comprimento $L$ dentro de uma rede quadrada com condições periódicas de contorno e calculamos a entropia de emaranhamento. Seguimos um procedimento analítico baseado na teoria de ondas de spin modificadas que havia sido desenvolvido originalmente para calcular a entropia de emaranhamento em fases magneticamente ordenadas. Em particular, esse procedimento nos permite considerar subsistemas unidimensionais compostos por até 200 sítios. Combinamos esse procedimento com o formalismo dos operadores de ligação na aproximação harmônica e mostramos que, para os dois modelos de Heisenberg dimerizados, a entropia de emaranhamento da fase VBS obedece uma lei de área. Tanto para a dimerização colunar quanto para a alternada, mostramos que a entropia de emaranhamento aumenta à medida que o sistema se aproxima da transição de fase quântica entre as fases Néel-VBS / Mestrado / Física / Mestre em Física / 1547615/2015 / CAPES