Selon l'ITRS, le transistor à nanotube de carbone est une des alternatives prometteuses au transistor MOS Silicium notamment en termes de taille de composant et d'architectures de circuits innovantes. Cependant, à l'heure actuelle, la maturité des procédés de fabrication de ces technologies ne permet pas de contrôler finement les caractéristiques électriques. C'est pourquoi, nous proposons un modèle compact basé sur les principes physiques qui gouvernent le fonctionnement du transistor à nanotube. Cette modélisation permet de lier les activités technologiques à celles de conception de circuit dans le contexte de prototypage virtuel. Pour peu qu'elle inclut des paramètres reflétant la variation des procédés, il est alors possible d'estimer les erformances potentielles des circuits intégrés. Le transistor à nanotube de carbone à modulation de auteur de barrière (C-CNFET), i.e. " MOS-like ", est modélisé analytiquement en supposant le transport balistique des porteurs dans le canal. Le formalisme de Landauer est utilisé pour décrire le courant modulé par le potentiel du canal calculé de façon auto-cohérente avec la charge associée selon le potentiel appliqué sur la grille. Le modèle du transistor à nanotube de carbone double grille, DG-CNFET est basé sur celui du C-CNFET. Ce transistor est de type N ou P selon la polarisation de la grille supplémentaire. Ce transistor est modélisé de manière similaire pour les 3 régions : la partie interne modulée par la grille centrale, et les accès source et drain modulés par la grille arrière. La charge, plus complexe à calculer que celle du C-CNFET, est résolue analytiquement en considérant différentes plages de polarisation et d'énergie. Le modèle du DG-CNFET a été mis en oeuvre dans le cadre d'architectures de circuits électroniques innovants : une porte logique à 2 entrées comportant 7 transistors CNFET dont 3 DG-CNFET pouvant, selon la polarisation des 3 entrées de configuration, réaliser 8 fonctions logiques différentes.

Cette thèse, effectuée au LPA par Julien Chaste, présente l'analyse dynamique d'un transistor à effet de champ en nanotube de carbone (NT-FET) dans la perspective de mesurer sa résolution de charge δqrms.<br />La quantification des électrons dans le nanotube joue un rôle sur la limitation de la conductance, de la transconductance gm, de la capacité de grille Cg et en particulier sur la limitation de la fréquence de coupure ωt=gm/Cg par l'inductance cinétique du canal.<br />Les deux montages expérimentaux, l'un à 300K et l'autre à 4K, ainsi que la fabrication des NT-FET ont intégré des solutions efficaces au problème de désadaptation d'impédance et ont permis de mesurer la transmission entre 0,1 et 1,6GHz ainsi que gm,Cg et ωt. Des fréquences ωt =50GHz ont même été mesurées.<br />De plus, la coloration du bruit (0,2-0,8GHz) du transistor à 4K a été déterminée. Le bruit mesuré en mode ouvert est d'origine poissonienne (F=1) et montre des effets de saturation dues aux phonons optiques.<br />L'ensemble de ce travail a prouvé que la résolution de charge δqrms du NT-FET est suffisante pour détecter des charges uniques en une nanoseconde

L'enjeu de l'électronique moléculaire est la connexion de la molécule à un dispositif macroscopique. Le but de cette thèse est d'étudier le transport électronique dans des nanocassures métalliques, structures d'accueil de molécules, puis d'y insérer une molécule pour réaliser un transistor moléculaire. Connaître les propriétés de transport de la structure d'accueil est un point clé pour la fabrication du transistor moléculaire et la compréhension de ses propriétés électroniques. Les nanocassures sont obtenues par électromigration d'un nanofil d'or. Une forte densité de courant entraine le déplacement des atomes d'or et provoque la rupture du nanofil. Le processus d'électromigration contrôlée développé lors de cette thèse est effectué à température ambiante, et permet de limiter les déplacements atomiques afin d'obtenir des coupures de taille nanométrique. L'échantillon est immédiatement refroidi à 4K pour limiter tous processus diffusifs dégradant la nanocassure formée, et il est caractérisé électriquement. L'ajustement des courbes I-V par un modèle tunnel donne les travaux de sortie des électrodes et la distance inter-électrodes, distance à comparer avec la taille de la molécule. La courbe I-V permet aussi de détecter la présence d'agrégats métalliques piégés entre les électrodes lors de l'électromigration. La dernière étape de la réalisation d'un transistor moléculaire est le dépôt de la molécule. Ce dépôt est effectué in-situ à 4K, sous vide, par sublimation d'une poudre de C60 par effet Joule. Les premiers tests montrent qu'il est possible d'obtenir un tapis de molécules sans dégrader les nanocassures.

Les travaux précédemment réalises au sein du LPICM ont mis en évidence que le silicium microcristallin est un semi-conducteur a faible cout, possédant une mobilité importante avec malgré tout une très bonne stabilité. Ce qui en fait un matériau particulièrement intéressant pour les transistors TFTs des écrans plats OLED 2. Il nous a donc paru logique de nous intéresser, dans le cadre de cette thèse, a la conception et a la réalisation expérimentalement des structures de pixel OLED à base de transistors TFTs en silicium microcristallin. Pour ce faire, il est indispensable de posséder des modèles comportementaux performants des composants. Ainsi, notre objectif primordial a été de concevoir des modèles Spice de transistors c-Si TFT mais aussi d'OLED. D'un point de vue technologique, nous nous sommes attaches à maitriser l'ensemble de la chaine de fabrication (conception de masques et lithographie en salle blanche). La caractérisation de nos transistors a révèle des mobilités de l'ordre de 1 cm2V−1s−1, des tensions de seuil de 4 V et a montre une bonne stabilité, sous stress, de la tension de seuil et de la mobilité. La faisabilité de ces transistors sur substrats flexibles comme le polyimide a aussi été démontre dans le cadre du Projet Intégré FlexiDis. Du point de vue de la modélisation, un modèle statique et dynamique Spice de transistor en silicium microcristallin est propose. L'écriture de ce modèle dans le langage Verilog-A nous permet de garantir une bonne portabilité et de pouvoir ainsi utiliser facilement des simulateurs professionnels comme Spectre de chez Cadence. De manière complémentaire, un modèle Spice efficient de diode OLED est également propose. Grace à ces outils, nous avons pu simuler des circuits utilisant les TFTs en silicium microcristallin. Ces simulations nous permettent de prédire que ces composants sont pertinents pour la conception de pixel OLED, de drivers de lignes, mais aussi de portes logiques NMOS simples comme l'inverseur et l'oscillateur en anneau.

<p>This thesis presents a five-transistor SRAM intended for the advanced microprocessor cache market. The goal is to reduce the area of the cache memory array while maintaining competitive performance. Various existing technologies are briefly discussed with their strengths and weaknesses. The design metrics for the five-transistor cell are discussed in detail and performance and stability are evaluated. Finally a comparison is done between a 128Kb memory of an existing six-transistor technology and the proposed technology. The comparisons include area, performance and stability of the memories. It is shown that the area of the memory array can be reduced by 23% while maintaining comparable performance. The new cell also has 43% lower total leakage current. As a trade-off for these advantages some of the stability margin is lost but the cell is still stable in all process corners. The performance and stability has been validated through post-layout simulations using Cadence Spectre.</p>

<p>The development of computer aided design tools for devices and circuits has increased the interest for accurate transistor modeling in microwave applications. In the increasingly expanding wireless communication market, there is a huge demand for high performance RF power devices. The silicon LD- MOSFET transistor is dueto its high power performance is today widely used in systems such as mobile base stations, private branch exchanges (PBX), and local area networks (LAN) utilizing the bands between 0.9 to 2.5 GHz. </p><p>In this research we simulated LD-MOSFET transistor characteristics of the structure provided by Infineon technology at Kista, Stockholm. The maximum drain current obtained in the simulation was 400 mA at a gate voltage of 8 V. This value is somewhat higher than the measured one. This difference can be attributed to the parasitic effects since no parasitic effects were included in the simulations in the beginning. The only parasitic effect studied was by placing the source contact at the bottom of the substrate according to real commercial device. The matching between simulated and measured results were improved and maximum drain current was reduced to 300 mA/mm which was 30% higher than the measured drain current </p><p>The large signal RF simulations were performed in time-domain in our novel technique developed at LiU. This technique utilizes a very simple amplifier circuit without any passive components. Only DC bias and RF signals are applied to the gate and drain terminals, with the same fundamental frequency but with 180o phase difference. The RF signal at the drain acting as a short at higher harmonics. These signals thus also acted as an active match to the transistor. Large signal RF simulations were performed at 1, 2 and 3 GHz respectively. The maximum of drain current signal was observed at the maximum of drain voltage signal indicating the normal behavior of the transistor. At 1 GHz the output power was 1.25 W/mm with 63% of drain efficiency and 23.7 dB of gain. The out pout power was decreased to 1.15 W/mm and 1.1 W/mm at 2 and 3 GHz respectively at the same time the efficiency and gain was also decreased to 57% and 19 dB at 2 GHz and 51% and 15 dB at 3GHz respectively.</p>

<p>Linköpings Universitet och Acreo AB i Norrköping bedriver ett forskningssamarbete rörande organisk elektrokemisk elektronik och det man kallar papperselektronik. Målet på Acreo är att kunna trycka denna typ av elektronik med snabba trycktekniker så som offset- eller flexotryck. Idag görs de flesta demonstratorer och prototyper, baserade på denna typ av elektrokemisk elektronik, med manuella och subtraktiva mönstringsmetoder. Det skulle vara intressant att hitta fler verktyg och automatiserade tekniker som kan underlätta detta arbete. Målet med detta examensarbete har varit att utvärdera vilken potential bläckstråleteknik respektive screentryck har som tillverkningsmetoder för organiska elektrokemiska elektroniksystem samt att jämföra de båda teknikernas för- och nackdelar. Vad gäller bläckstråletekniken, så ingick även i uppgiften att modifiera en bläckstråleskrivare avsedd för kontor/hemmabruk för att möjliggöra tryckning av de två grundläggande materialen inom organisk elektrokemisk elektronik - den konjugerade polymeren PEDOT och en elektrolyt.</p><p>I denna uppsats rapporteras om hur en procedur för produktion av elektrokemisk elektronik har utvecklats. Världens första elektrokemiska transistor som producerats helt med bläckstråleteknik presenteras tillsammans med fullt fungerande implementeringar i logiska kretsar. Karaktärisering av filmer, komponenter och kretsar som producerats med bläckstråle- och screentrycksteknik har legat till grund för den utvärdering och jämförelse som har gjorts av teknikerna. Resultaten ser lovande ut och kan motivera vidare utveckling av bläckstrålesystem för produktion av prototyper och mindre serier. En kombination av de båda nämnda teknikerna är också ett tänkbart alternativ för småskalig tillverkning.</p> / <p>Linköping University and the research institute Acreo AB in Norrköping are in collaboration conducting research on organic electrochemical electronic devices. Acreo is pushing the development of high-speed reel-to-reel printing of this type of electronics. Today, most demonstrators and prototypes are made using manual, subtractive patterning methods. More tools, simplifying this work, are of interest. The purpose of this thesis work was to evaluate the potential of both inkjet and screen printing as manufacturing tools of electrochemical devices and to conduct a comparative study of these two additive patterning technologies. The work on inkjet printing included the modification of a commercially available desktop inkjet printer in order to print the conjugated polymer PEDOT and an electrolyte solution - these are the two basic components of organic electrochemical devices. For screen printing, existing equipment at Acreo AB was employed for device production.</p><p>In this report the successful development of a simple system and procedure for the inkjet printing of organic electrochemical devices is described. The first all-inkjet printed electrochemical transistor (ECT) and fully functional implementations of these ECTs in printed electrochemical logical circuits are presented.</p><p>The characterization of inkjet and screen printed devices has, along with an evaluation of how suitable the two printing procedures are for prototype production, been the foundation of the comparison of the two printing technologies.</p><p>The results are promising and should encourage further effort to develop a more complete and easily controlled inkjet system for this application. At this stage of development, a combination of the two technologies seems like an efficient approach.</p>

This Ph.D. thesis focuses on the high-frequency electrical capabilities of the carbon-nanotube, field-effect transistor (CNFET). The thesis can be categorized into three stages, leading up to an assessment of the RF capabilities of realistic array-based CNFETs. In the first stage, the high-frequency and time-dependent behavior of ballistic CNFETs is examined by numerically solving the time-dependent Boltzmann transport equation (BTE) self-consistently with the Poisson equation. The RF admittance matrix, which contains the transistor’s y-parameters, is extracted. At frequencies below the transistor’s unity-current-gain frequency fT, the y-parameters are shown to agree with those predicted from a quasi-static equivalent circuit, provided that the partitioning factor for the device charge is properly extracted. It is also shown that a resonance behavior exists in the transistor’s y-parameters. In the second stage, non-quasi-static effects in ballistic CNFETs are examined by analytically developing a transmission-line model from the BTE and Poisson equation. This model includes nonclassical transistor elements, such as the "quantum capacitance" and "kinetic inductance," and it is shown to represent the intrinsic (contact-independent) transistor’s behavior at high frequencies, including a correct prediction of the resonances in the y-parameters. Moreover, it is shown that the kinetic inductance can be represented using lumped elements in the transistor’s small-signal equivalent circuit, and it is demonstrated that the resulting circuit is capable of modeling intrinsic CNFET behavior to frequencies beyond fT. In the last stage, by building upon the first two stages, a comprehensive study is performed to assess the RF performance potential of array-based CNFETs. First, phonon scattering is incorporated into the time-dependent BTE to study the impacts of collisions on different aspects of intrinsic CNFET operation, including the intrinsic fT and the small-signal equivalent circuit. These results are then further extended by adding the effects of extrinsic (contact-dependent) parasitics and then examining the behavior of key RF figures of merit, such as the extrinsic fT, the attainable power gain, and the unity-power-gain frequency. The results are compared to those of state-of-the-art high-frequency transistors and to the next generation of RF CMOS, and they provide an indication of the potential advantages of array-based CNFETs for RF applications. / Micro-Electro-Mechanical Systems (MEMS) and Nanosystems

Graduation date: 2006 / A discrete trap model is developed and employed for elucidation of thin-film transistor (TFT) device physics trends. An attractive feature of this model is that only two model parameters are required, the trap energy depth, E[subscript T], and the trap density, N[subscript T]. The most relevant trends occur when E[subscript T] is above the Fermi level. For this case drain current – drain voltage simulations indicate that the drain current decreases with an increase in N[subscript T] and E[subscript T]. The threshold voltage, V[subscript T], extracted from drain current – gate voltage (I[subscript D] – V[[subscript GS]) simulations, is found to be composed of two parts, V[subscript TRAP], the voltage required to fill all the traps and V[subscript ELECTRON], the voltage associated with electrons populating the conduction band. V[subscript T] moves toward a more positive voltage as N[subscript T] and E[subscript T] increase. The inverse subthreshold voltage swing, S, extracted from a log(I[subscript D]) – V[subscript GS] curve, increases as N[subscript T] and E[subscript T] increase. Finally, incremental mobility and average mobility versus gate voltage simulations indicate that the channel mobility decreases with increasing N[subscript T] and E[subscript T].

Le rendement théorique unitaire des convertisseurs à découpage rend ceux-ci attrayants dès qu'il s'agit de traiter l'énergie électrique. Mais les èontraintes de coût et d'encombrement imposent des fréquences de commutation toujours plus élevées (ce qui entraîne des contraintes CEM) et l'utilisation de supports modernes permettant la miniaturisation (SMI, Hybride, Silicium). Dans ce contexte, la simulation est devenue une étape indispensable à la conception de convertisseurs et la modélisation fine des éléments qui les constitue (dont les transistors MOS de puissance font souvent partie à faible tension) une nécessité. Ce travail traite de la modélisation du transistor VDMOS et se partage en trois parties. La première aborde le cas de son comportement statique en intégrant la particularité de son canal réalisé par double diffusion. Le modèle simplifié qui en découle se limite à 5 paramètres dont les méthodes d'extraction utilisées sont décrites. La seconde partie de ce travail est une étude fine du comportement dynamique du VDMOS dans sa cellule de commutation. Elle complète le modèle statique et permet un modèle fiable rendant Gompte de l'influence du niveau de courant sur les commutations moyelmant 6 paramètres supplémentaires. Les différentes méthodes de mesure pelmettant de déterminer les valeurs de ces paramètres sont détaillées. Enfin, la troisième et dernière partie valide le modèle à l'aide de l'outil de simulation Pspice. Une comparaison est faite avec d'autres modèles proposés dans la littérature.