Organic field-effect transistors (OFETs) are essential devices for the realization of novel electronic applications based on organic materials. Recent years have brought tremendous improvements regarding the organic semiconductor (OSC) with charge carrier mobilities around 10 cm²/Vs. Yet, several challenges are needed to be addressed in order to enable technologies of the future that are based on high-performance organic transistors. In this work, C8-BTBT, a high-mobility material that has gained increasing interest in the last few years, is used to prepare films with state-of-the art charge-carrier mobility and above. For this purpose, the solution-shearing method—a meniscus-guided technique that is capable to produce highly aligned, crystalline films—is applied. Based on these charge-transport layers with an estimated intrinsic mobility of up to 12 cm²/Vs, several strategies towards their exploitation for high-performance organic transistors are investigated. Among the relevant parameter, channel length, contact resistance and gate dielectric capacitance are the three aspects that are addressed. The solution-shearing method is further applied to the realization of solution-deposited polymer dielectrics. High-capacitance films with maximum values of about 280 nF/cm² are fabricated and used to produce low-voltage OFETs that can operate at -1V. In order to increase the devices’ transconductance, a novel patterning methodology to achieve sub-micrometre channel lengths is investigated. Using this technique, working devices with a channel length of 500 nm are shown. The compatibility of this process with the solution-shearing method for the fabrication of high-performance semiconducting and gate dielectric films is one of its major advantages. One of the limiting device parameters is the contact resistance as is clearly observable by the restricted current scaling that is observed for lower channel length. Hence, the interface of OSC and source/drain contacts is investigated. Even though an ultimate solution for very low contact resistance remains to be developed, important aspects for its further enhancement are deduced in this work. As an important first experimental result, this thesis describes a short-channel device architecture that is compatible with solution-shearing of high-performance films with its full potential yet to be explored in future work. / Organische Feld-Effekt Transistoren (OFETs) sind grundlegende Bestandteile für die Entwicklung neuerartiger Technologien auf der Basis von organischen Halbleitermaterialien. Insbesondere während der letzten Jahre haben diese Materialien einschlägige Verbesserungen erfahren und erreichen heute Ladungsträgermobilitäten um die 10 cm²/Vs. Um dies für die Umsetzung neuartiger Technologien zu nutzen, müssen jedoch noch einige Herausforderungen überwunden werden. Diese Arbeit leistet einen Beitrag in diese Richtung. Unter Anwendung eines der wohl populärsten Halbleitermaterialien der letzen Jahre mit der chemischen Bezeichnung C8-BTBT, wird die Herstellung von hochqualitativen Halbleiterfilmen mittels Flüssigprozessierung gezeigt. Mit der sogenannten „Solution-Shearing“ Methode – eine Abscheidetechnik, die über die Kontrolle eines trocknenden Meniskus hochkristalline und ausgerichtete Schichten erzeugen kann – ist es möglich Dünnschichtbauelemente mit abgeschätzten, intrinsischen Ladungsträgermobilitäten von bis zu 12 cm²/Vs zu erzeugen. Um diese hoch-qualitativen Filme für die Herstellung von leistungsfähigen Transistoren zu nutzen, werden mehrere relevante Parameter betrachtet, darunter die Kanallänge, der Kontaktwiderstand und das Gate-Dielektrikum. Im Speziellen wird die Abscheidung des Dielektrikums mittels der „Solution-Shearing“ Methode untersucht. Es kann gezeigt werden, dass dies für die Herstellung von qualitativ hochwertigen Filmen mit Kapazitäten bis zu 280 nF/cm² genutzt werden kann. Angewendet in OFETs erlauben diese Schichten den Betrieb bei sehr geringen Spannungen von -1V. Um die Transkonduktanz der Transistoren zu erhöhen wird zudem eine mit der „Solution-Shearing“ Methode kompatible Source/Drain-Strukturierungsmethode untersucht. Diese ermöglicht Kanallängen unter einem Mikrometer und konnte hier für die Herstellung von funktionierenden Transistoren mit einer Kanallänge bis zu nur 500 nm angewendet werden. Eine der limitierenden Transistorkenngrößen ist der Kontaktwiderstand, wie durch die abweichende Skalierung des Stromes mit verringerter Kanallänge deutlich wird. Aus diesem Grund wurde auch die Grenzfläche zwischen Halbleiter und Source/Drain-Kontakten näher untersucht. Allerdings verbleibt die Entwicklung einer effektiven Methode zur Reduzierung des Kontaktwiderstandes ein Projekt für zukünftige Untersuchungen, auch wenn die vorliegende Arbeit einige wichtige Anhaltpunkte für mögliche Strategien liefert. Als wichtiges erstes Resultat liefert die vorliegende Arbeit eine Beschreibung zur Herstellung funktionsfähiger Kurzkanal-OFETs mittels „Solution-Shearing“, deren volles Potential aber in der Zukunft weiter untersucht werden muss.

As modern microelectronics advances, enormous challenges have to be overcome in order to further increase device performance, enabling highspeed and ultra-low-power applications. With progressive scaling of Silicon MOSFETs, charge carrier mobility has dropped significantly and became a critical device parameter over the last decade. Present technology nodes make use of strain engineering to partially recover this mobility loss. Even though carrier mobility is a crucial parameter for present technology nodes, it cannot be determined accurately by methods typically available in industrial environments. A major objective of this work is to study the magnetoresistance mobility μMR of strained VLSI devices based on a 28 nm ground rule. This technique allows for a more direct access to charge carrier mobility, compared to conventional current/ voltage and capacitance/ voltage mobility derivation methods like the effective mobility μeff, in which series resistance, inversion charge density and effective channel length are necessary to extract the mobility values of the short channel devices. Aside from providing an anchor for accurate μeff measurements in linear operation conditions, μMR opens the possibility to investigate the saturation region of the device, which cannot be accessed by μeff. Electron and hole mobility of nFET and pFET devices with various gate lengths are studied from linear to saturation region. In addition, the interplay between mobility enhancement due to strain improvement, and mobility degradation due to short channel effects with decreasing channel length is analyzed. As a concept device for future nanoelectronic building blocks, silicon nanowire Schottky field-effect transistors are investigated in the second part of this work. These devices exhibit an ambipolar behaviour, which gives the opportunity to measure both electron and hole transport on a single device. The temperature dependence of the source/drain current for specific gate and drain voltages is analyzed within the framework of voltage dependent effective barrier heights.:1. Einleitung 2. Theoretische Grundlagen 3. Charakterisierungsmethoden 4. Messaufbau 5. Ergebnisse der Untersuchungen an MOSFETs 6. Ergebnisse der Untersuchungen an SiNW Transistoren 7. Zusammenfassung Anhang Danksagungen

Stimuli-sensitive hydrogels have an outstanding potential for miniaturized, integrated sensor, and actuator systems and especially for lab-on-chip technology, but the application is still in its infancy. One major reason may be that design and realization of hydrogel-based systems are exceptionally complex and demanding. Here, the design parameters of a key component, the hydrogel-based valve, are discussed in their entirety. Key developments in the fields of stimuli-sensitive hydrogels are highlighted and the necessary know-how in material behavior, microstructuring technologies, modeling and name five essential design guidelines as well as scaling laws for hydrogelbased components, including microfluidic one-directional valves, microelectromechanical systems valves, self-regulating, chemomechanical valves, and chemofluidic transistors, is provided.

GaN-HEMTs (Gallium Nitride-based High Electron Mobility Transistors) have, thanks to the large band gap of GaN, electrical properties that are suitable for applications of high electrical voltages, high currents, and fast switching. The large band gap also gives GaN-HEMTs a high resistance to radiation. In this degree project, the effects of 2 MeV proton irradiation of GaN-HEMTs constructed on both silicon carbide and silicon substrates are investigated. 20 transistors per substrate were irradiated in the particle accelerator 5 MV NEC Pelletron in the Ångström laboratory at Uppsala University. These transistors were exposed to radiation doses in the range of 10^11 to 10^15 protons/cm^2. The analysis shows that both transistors on silicon, as well as silicon carbide, are unaffected by proton irradiation up to a dose of 10^14 protons/cm^2. GaN-on-Si transistors show less influence of radiation than GaN-on-SiC transistors. The capacitances between gate and drain as well as drain and source for both GaN-on-SiC and GaN-on-Si HEMTs show hysteresis as a function of forward and backward gate voltage sweeps for the radiation dose of 10^15 protons/cm^2. / GaN-HEMTs (Galliumnitridbaserade High Electron Mobility Transistors) har tack vare det stora bandgapet i GaN goda elektriska egenskaper som lämpar sig för höga elektriska spänningar, höga strömmar och snabb växling mellan av- och på-tillstånd. Det stora bandgapet ger även GaN-HEMTs ett stort motstånd mot strålning.I detta examensarbete undersöks effekterna av 2 MeV protonbestrålning av GaN-HEMTs. Dessa HEMTs är konstruerade på både kiselkarbid- och kiselsubstrat.20 transistorer per transistorsubstrat bestrålades i partikelacceleratorn 5 MV NEC Pelletron i Ångströmslaboratoriet vid Uppsala Universitet. Dessa transistorer utsattes för strålningsdoser inom intervallet 10^11 till 10^15 protoner/cm^2. Resultaten visar att både tranisistorer på kisel såsom kiselkarbid är opåverkade av strålning upp till en dos av 10^14 protoner/cm^2. GaN-på-Si-transistorer visar en mindre påverkan av protonstrålning än GaN-på-SiC-transistorer. Ytterligare uppstod hysteresis för kapacitanser mellan gate och drain och mellan gate och source som en funktion av fram- och bakriktad gate-spänning efter en strålningsdos av 10^15 protoner/cm^2.

Diese Arbeit befasst sich mit dem Wachstum von Dünnschichtstrukturen, die zur Herstellung eines Spin-selektiven Schottky-Barrier-Tunneltransistors (SS-SBTT) erforderlich sind. Das Bauelement basiert auf dem Transport von Ladungsträgern durch eine dünne halbleitende (SC) Schicht, die zwei ferromagnetische (FM) Kontakte trennt. Daher müssen hochqualitative und gitterangepasste vertikale FM/SC/FM-Trilayer gezüchtet werden, was aufgrund der inkompatiblen Kristallisationsenergien zwischen SC und Metallen eine experimentelle Herausforderung darstellt. Das Problem wurde mit einem Festphasenepitaxie-Ansatz gelöst, bei dem eine dünne amorphe Ge-Schicht (4-8 nm) durch Ausglühen über Fe3Si auf GaAs(001)-Substraten kristallisiert wird. Langsame Glühgeschwindigkeiten bis zu einer Temperatur von 260°C konnten ein neues gitterangepasstes Polymorph von FeGe2 erzeugen, über das ein zweites Fe3Si mittels Molekularstrahlepitaxie gezüchtet werden könnte. SQUID-Magnetometermessungen zeigen, dass die dreischichtigen Proben in antiparallele Magnetisierungszustände versetzt werden können. Vertikale Spin-Ventil-Bauelemente, die mit verschiedenen Trilayern hergestellt wurden, wurden verwendet, um zu demonstrieren, dass der Ladungstransport über die Heteroübergänge spinselektiv ist und bei Raumtemperatur einen Magnetowiderstand von höchstens 0,3% aufweist. Der Effekt nimmt bei niedrigen Temperaturen ab, was mit einem ferromagnetischen Übergang in der FeGe2-Schicht korreliert. Durch TEM- und XRD-Experimente konnte festgestellt werden, dass das neue FeGe2-Polymorph die Raumgruppe P4mm aufweist und bis zu 17% Si-Atome als Ersatz für Ge-Stellen enthält. Die Isolierung von FeGe2 war möglich, indem das Verhältnis von Fe-, Si- und Ge-Atomen so eingestellt wurde, dass die richtige Stöchiometrie bei vollständiger Durchmischung erreicht wurde. Anhand von FeGe2-Dünnschichten wurde ein zunehmender spezifischer Widerstand bei niedriger Temperatur und ein semi-metallischer Charakter beobachtet. / This thesis discusses the growth of thin film structures required to fabricate a Spin-Selective Schottky Barrier Tunnel transistor (SS-SBTT). The device relies on charge carriers being transported through a thin semiconducting (SC) layer separating two ferromagnetic (FM) contacts. Thus, high quality and lattice-matched FM/SC/FM vertical trilayers must be grown, which is experimentally challenging due to incompatible crystallization energies between SC and metals. The problem was solved using a solid-phase epitaxy approach, whereby a thin amorphous layer of Ge (4-8 nm) is crystallized by annealing over Fe3Si on GaAs(001) substrates. Slow annealing rates up to a temperature of 260°C could produce a lattice-matched Ge-rich compound, over which a second Fe3Si could be grown my molecular-beam epitaxy. The compound obtained during annealing is a new layered polymorph of FeGe2. SQUID magnetometry measurements indicate that the trilayer samples can be placed in states of antiparallel magnetization. Vertical spin valve devices created using various trilayers were used to demonstrate that charge transport is spin-selective across the heterojunctions, showing a magnetoresistance of at most 0.3% at room temperature. The effect decreases at low temperature, correlating with a ferromagnetic transition in the FeGe2 layer. TEM and XRD experiments could determine that the new FeGe2 polymorph has a space group P4mm, containing up to 17% Si atoms substituting Ge sites. Isolating FeGe2 was possible by tuning the proportion Fe, Si and Ge atoms required to obtain the right stoichiometry upon full intermixing. Hall bars fabricated on FeGe2 thin films were used to observe an increasing resistivity at low temperature and semimetallic character.

Our society demands for increasingly powerful and efficient microprocessors. However, the conventional method to achieve this, i.e. by reducing the device dimensions and operation voltage of field-effect transistors (FETs), is approaching physical limits. This state of things is driving science and industry to consider new approaches for the generation of efficient logic devices. An emerging solution is the use of reconfigurable FETs (RFETs) that – unlike conventional CMOS transistors – do not need doping but can be toggled between p- and n-type behavior in runtime. For this to be possible, it is necessary to employ an intrinsic channel with Schottky junctions at source and drain. A program gate then toggles the polarity of the device at the Schottky junction on the drain side while one or more additional control gates switch the transistor on or off. This allows to create compact and delay-efficient logic gates that can switch their functionality dynamically, e.g. to save area or to prevent the disclosure of the circuit functionality. Additionally, the ability to include multiple gates in a single transistor to implement a wired-AND functionality allows to create power- and delay-efficient circuits. This thesis demonstrates that such devices can be created by means of a lithographic top-down technology based on commercial silicon-on-insulator (SOI) wafers. In order to ensure a compatibility with future CMOS process lines, the channels are created from silicon nanosheets and nanowires, which will most likely substitute the current FinFET and FD-SOI technology in the future. Nano-dimensional channels allow for ideal electrostatic control by the gates especially if the gates surround them. For this purpose, a process employing multiple oxide etching and oxidation steps, nickel silicide formation and the structuring of conformal metal gates is developed to create shrank and omega-gated nanosheets and nanowires with atomically sharp source and drain Schottky junctions. The resulting RFETs feature high on-current densities, high on/off current ratios and up to four individual gates that realize a wired-AND functionality. More importantly, in contrast to top-down fabricated RFETs in earlier works, these RFETs provide symmetrical electrical characteristics for p- and n-configuration but only need a single supply voltage. These properties will allow to create circuits of cascaded, static logic gates with polarity-independent signal delay times and no need for interposed buffers to refresh the signals. Additionally, the use of ferroelectric materials to create RFETs with nonvolatile programming has been tested at a Schottky-barrier MOSFET. Unfortunately, contact fabrication by self-aligned silicidation can lead to some difficulties: The silicide intrusion length varies widely even between similar nanowires on the same chip, which makes the fabrication of short channels and the application of narrow gates particularly challenging. Detailed analyses in this work show that the variation is mainly caused by the variable amount of nickel supplied. Several material-, temperature- and geometry-based methods to gain a more homogeneous silicidation length are tested. One of these methods employs the layout freedom of the top-down technology to create novel structures of nanowires with local volume extensions. When using a single nickel source, these structures allow to study the impact of wire geometry on silicidation dynamics independently from the nickel contact quality. The gained findings have implications well beyond the application in RFETs, as nickel silicidation is widely used in state-of-the-art semiconductor technology.:Abstract Kurzzusammenfassung 1 Introduction 2 Fundamentals and state-of-the-art of reconfigurable field-effect transistors 2.1 Schottky junction 2.2 Schottky-barrier field-effect transistor 2.3 Current control by the gate voltage 2.4 Reconfigurable FETs 2.4.1 Working principle 2.4.2 Architectures and channel materials of RFETs in prior works 2.4.3 Applications 2.4.4 Requirements for the use in circuits 3 Transistor fabrication 3.1 Electron-beam lithography 3.2 Top-down nanowire fabrication 3.3 Nanowire oxidation and underetch 3.3.1 Oxidation of nanowires 3.3.2 Oxidation processes 3.4 Top-gate fabrication 3.4.1 Basic process for tri-gate 3.4.2 Advanced process for omega-gate 3.4.3 Integration of ferroelectric hafnium-zirconium oxide 3.5 Contact formation by nickel silicidation 3.5.1 Contact metal selection 3.5.2 Nickel deposition and silicide formation 3.5.3 Influences on nickel silicidation in nanowires 3.5.3.1 General 3.5.3.2 Silicide and void formation in different nanowire orientations 3.5.3.3 Influence of nanowire width on silicidation length 3.5.3.4 Importance of an oxide shell 3.5.3.5 Titanium interlayer and exhaustible nickel source 3.5.3.6 Influence of the contact to the nickel supply 3.5.3.7 Effect of temperature on silicidation length homogeneity 3.6 Gate-first and gate-last approach 3.7 RFET circuit realization 3.7.1 Logic gate layout 3.7.2 Mix-and-match technology 4 Nickel silicidation in extended wire geometries 4.1 Silicidation into areas 4.2 Control of silicide growth regime by extensions to nanowires 4.3 Polder extensions for controlled silicidation lengths 4.3.1 Concept and model 4.3.2 Experimental verification 5 Transistor characteristics 5.1 Measurement setup 5.2 Single gate Schottky-barrier MOSFET 5.2.1 Back-gate control 5.2.2 Single top-gate control 5.3 Double top-gate RFET 5.3.1 Tri-gate architecture by gate-last fabrication 5.3.2 Omega-gate architecture by gate-first fabrication 5.4 Multiple independent top-gate RFET 5.4.1 Value of multiple independent gates 5.4.2 Single channel MIG-RFET 5.4.3 Multiple channel MIG-RFET 5.5 Towards nonvolatile RFETs using ferroelectric gate dielectric 5.5.1 Fundamentals and applications of ferroelectric materials in FETs 5.5.2 Schottky-barrier MOSFET with ferroelectric gate 5.6 Performance comparison to state-of-the-art RFETs 6 Conclusion 7 Outlook 7.1 Enhanced understanding, performance and yield of RFETs 7.2 RFETs with split channels 7.3 Silicidation control 8 Appendix 8.1 Analysis of unsuccessful silicidation on circuit chips Bibliography Own publications List of constants and symbols List of abbreviations Acknowledgments Curriculum Vitae / Unsere Gesellschaft verlangt nach immer leistungsfähigeren und effizienteren Mikroprozessoren. Die herkömmlichen Methoden, d.h. das Reduzieren der Bauelementabmessungen und der Betriebsspannung von Feldeffekttransistoren (FETs), nähern sich jedoch physikalischen Grenzen. Diese Tatsache veranlasst Forschung und Industrie dazu, neue Ansätze bei der Erzeugung von effizienten logischen Schaltkreisen zu verfolgen. Auf großes Interesse stößt dabei die Verwendung von rekonfigurierbaren Feldeffekttransistoren (RFETs), die im Gegensatz zu herkömmlichen FETs keine Dotierung benötigen, sondern jederzeit zwischen p- und n-Typ Verhalten umgeschaltet werden können. Dazu wird ein intrinsischer Kanal mit Schottky-Kontakten an den Drain- und Source-Anschlüssen benötigt. Außerdem wird ein Programmier-Gate verwendet um die Polarität des Bauelements festzulegen, und ein oder mehrere weitere Kontroll-Gates schalten den Transistor ein oder aus. Dies ermöglicht es kompakte und laufzeiteffiziente Logikgatter zu konstruieren, die ihrer Funktionalität dynamisch verändern können, zum Beispiel um den Flächenverbrauch zu reduzieren oder um eine Enthüllung der Schaltkreisfunktionalität zu verhindern. Außerdem können in einem einzelnen Transistor mehrere Gates angelegt werden. Die sich ergebende nicht-komplementäre UND-Verkettung kann dazu genutzt werden, um energie- und laufzeit-sparende Schaltkreise zu generieren. Diese Arbeit weist nach, dass solche Bauelemente mit einem lithographischen Top-Down-Ansatz auf Basis von kommerziellen Silizium-auf-Isolator Substraten (sog. SOI-Wafern) realisierbar sind. Um eine Kompatibilität mit zukünftigen CMOS-Prozesslinien sicherzustellen, wurden die Kanäle aus nanometer-dünnen Silizium-Drähten oder -Bändern gebildet. Es wird erwartet, dass solche Kanalgeometrien bald die heutigen FinFET und FD-SOI Technologien ablösen werden, weil sie insbesondere mit umschließendem Gate eine optimale elektrostatische Gate-Kontrolle über den Kanal aufweisen. Der in dieser Arbeit entwickelte Prozess umfasst daher mehrfache Oxid-Ätzungen und Oxidationen zur Schrumpfung und teilweisen Unterätzung der Kanäle, die Bildung von abrupten Schottky-Kontakten aus Nickel-Silizid und die Strukturierung umschließender Metall-Gates. Die erzeugten RFETs weisen besonders hohe Stromdichten im An-Zustand und sehr hohe Verhältnisse von An- zu Aus-Strom auf. Außerdem besitzen sie bis zu vier unabhängige Gates, deren Eingänge somit quasi UND-verknüpft sind. Vor allem aber weisen diese RFETs im Gegensatz zu vorangegangenen Arbeiten symmetrische elektrische Charakteristiken für p- und n-Konfiguration auf, wozu sie sogar nicht mehr als eine Betriebsspannung benötigen. Diese Eigenschaften ermöglichen die Erzeugung von Schaltkreisen aus verkoppelten Logikgattern, bei denen die Signal-Laufzeit nicht von der Polarität der Transistoren abhängt und bei denen die Signale nicht durch zwischengeschaltete Pufferschaltungen aufgefrischt werden müssen. Darüber hinaus wurde in einem Schottky-Barrieren FET die Verwendung ferroelektrischer Materialien erprobt, mit denen zukünftig RFETs mit nichtflüchtiger Programmierung erzeugt werden könnten. Leider bereitet die Kontaktbildung durch die selbst-ausgerichtete Silizidierung häufig Probleme: Die Silizid-Eindringlänge schwankt stark, selbst zwischen ähnlichen Nanodrähten auf demselben Chip, was die Herstellung kurzer Kanäle und die Verwendung schmaler Gates besonders erschwert. Detaillierte Analysen in dieser Arbeit zeigen, dass insbesondere der ungleiche Nachschub von Nickel diese Varianz verursacht. Verschiedene material-, temperatur- und geometrie-basierte Ansätze wurden getestet um homogenere Silizid-Eindringlängen zu erreichen. Einer dieser Ansätze macht sich zunutze, dass mit der Top-Down-Technologie beliebige Strukturen definiert werden können, sodass Nanodrähte lokal erweitert werden können. Wenn solche Strukturen mit nur einer einzelnen Nickelquelle verbunden sind, kann der Einfluss der Drahtgeometrie auf den Silizidierungsprozess unabhängig von der Güte des Nickel-Kontakts beobachtet werden. Die auf diese Weise gewonnenen Erkenntnisse sind über die Arbeit an RFETs hinaus von Relevanz, da die Nickel-Silizidierung in vielen modernen Halbleiterprozessen zum Einsatz kommt.:Abstract Kurzzusammenfassung 1 Introduction 2 Fundamentals and state-of-the-art of reconfigurable field-effect transistors 2.1 Schottky junction 2.2 Schottky-barrier field-effect transistor 2.3 Current control by the gate voltage 2.4 Reconfigurable FETs 2.4.1 Working principle 2.4.2 Architectures and channel materials of RFETs in prior works 2.4.3 Applications 2.4.4 Requirements for the use in circuits 3 Transistor fabrication 3.1 Electron-beam lithography 3.2 Top-down nanowire fabrication 3.3 Nanowire oxidation and underetch 3.3.1 Oxidation of nanowires 3.3.2 Oxidation processes 3.4 Top-gate fabrication 3.4.1 Basic process for tri-gate 3.4.2 Advanced process for omega-gate 3.4.3 Integration of ferroelectric hafnium-zirconium oxide 3.5 Contact formation by nickel silicidation 3.5.1 Contact metal selection 3.5.2 Nickel deposition and silicide formation 3.5.3 Influences on nickel silicidation in nanowires 3.5.3.1 General 3.5.3.2 Silicide and void formation in different nanowire orientations 3.5.3.3 Influence of nanowire width on silicidation length 3.5.3.4 Importance of an oxide shell 3.5.3.5 Titanium interlayer and exhaustible nickel source 3.5.3.6 Influence of the contact to the nickel supply 3.5.3.7 Effect of temperature on silicidation length homogeneity 3.6 Gate-first and gate-last approach 3.7 RFET circuit realization 3.7.1 Logic gate layout 3.7.2 Mix-and-match technology 4 Nickel silicidation in extended wire geometries 4.1 Silicidation into areas 4.2 Control of silicide growth regime by extensions to nanowires 4.3 Polder extensions for controlled silicidation lengths 4.3.1 Concept and model 4.3.2 Experimental verification 5 Transistor characteristics 5.1 Measurement setup 5.2 Single gate Schottky-barrier MOSFET 5.2.1 Back-gate control 5.2.2 Single top-gate control 5.3 Double top-gate RFET 5.3.1 Tri-gate architecture by gate-last fabrication 5.3.2 Omega-gate architecture by gate-first fabrication 5.4 Multiple independent top-gate RFET 5.4.1 Value of multiple independent gates 5.4.2 Single channel MIG-RFET 5.4.3 Multiple channel MIG-RFET 5.5 Towards nonvolatile RFETs using ferroelectric gate dielectric 5.5.1 Fundamentals and applications of ferroelectric materials in FETs 5.5.2 Schottky-barrier MOSFET with ferroelectric gate 5.6 Performance comparison to state-of-the-art RFETs 6 Conclusion 7 Outlook 7.1 Enhanced understanding, performance and yield of RFETs 7.2 RFETs with split channels 7.3 Silicidation control 8 Appendix 8.1 Analysis of unsuccessful silicidation on circuit chips Bibliography Own publications List of constants and symbols List of abbreviations Acknowledgments Curriculum Vitae

Ce mémoire est le résultat d'un projet de fabrication de transistors monoélectroniques (SET). Ces dispositifs, fabriqués pour la première fois à la fin des années quatre-vingt, permettent d'observer le passage d'un nombre discret d'électrons entre deux électrodes. À température ambiante, le fonctionnement des transistors n'est pas garanti, et nécessite généralement des composantes de taille nanométriques. Autrefois vus comme de potentiels remplaçants aux transistors MOSFET dans les circuits intégrés, les SET ont vu le consensus général quant à leur application migrer vers les applications-niche, et vers une intégration hybride SET-CMOS. On présente ici une méthode de fabrication basée sur un procédé damascène développé par Dubuc et al .[10][l1]. Les résultats obtenus antérieurement ont démontré que des transistors ainsi fabriqués atteignent des températures maximales d'opération de 433K. Par contre, la fabrication fait appel exclusivement à la lithographie par faisceau d'électrons. Si cette technique permet de définir des motifs de très petite taille, elle est néanmoins relativement lente pour l'écriture de motifs de plus grande taille tels que des pistes de contact électrique. Les motifs sont lithographies directement dans le SiO[indice inférieur 2], qui est une électrorésine à très haute résolution, mais qui demande des doses d'expositions très élevées, ralentissant davantage le procédé. De plus, les transistors utilisent l'arrière de l'échantillon en lieu de grille de contrôle, ce qui fait qu'il est impossible de contrôler individuellement les transistors. Le projet de recherche propose une plateforme pour la fabrication de SET damascène par lithographie hybride. Le but est de prendre avantage à la fois de la rapidité et de la production en lot de la photolithographie, et de la capacité d'écriture de composantes de taille submicronique de l'électrolithographie. On propose également l'ajout d'une grille individuelle auto-alignée et la migration vers la gravure plasma du diélectrique SiO[indice inférieur 2] avec un masque d'électrorésine en PMMA. Ces changements demandent la conception d'un photomasque comprenant les parties des dispositifs qui sont d'assez grande taille pour être fabriquées en photolithographie. Le design de deux dispositifs-test est également proposé. Ces dispositifs servent à caractériser les couches métalliques employées, les caractéristiques électriques des transistors et les paramètres de fabrication. La réalisation de la plateforme a permis l'accélération du rythme de production des dispositifs, tout en établissant un point de départ pour des évolutions futures. Le procédé de fabrication incluant une grille de surface auto-alignée a également été montré avec succès. Des problèmes de polissage et de dépôt par soulèvement de couches métalliques ont empêché la réalisation de dispositifs complets et fonctionnels électriquement pendant la durée du projet.

La demande pour des appareils portables multifonctionnels encourage les manufacturiers à intégrer des microsystèmes électromécaniques (MEMS) ou optoélectromécaniques (MOEMS) à leurs produits pour réaliser de nouvelles fonctions ; les pico projecteurs constituent un excellent exemple. Or, dans le but d'utiliser ce type de composants, des tensions de polarisation variant entre 100 V et 300 V sont parfois nécessaires. La génération de ces tensions à partir de la pile de l'appareil exige des convertisseurs continu-continu (DC-DC) miniatures procurant un gain de tension de l'ordre de 100. C'est dans ce contexte général que ce projet réalisé pour Teledyne DALSA, un manufacturier de MEMS et concepteur de circuits intégrés haut voltage, a été réalisé. En intégrant ce circuit à ses circuits de contrôle de MEMS, Teledyne DALSA sera ainsi en mesure de proposer des systèmes plus complets à ses clients. Ce mémoire présente la conception d'un convertisseur DC-DC dans la technologie CO8G CMOS/DMOS haut voltage de Teledyne DALSA. Pour que la solution développée soit assez flexible, le circuit permet un ajustement de la tension de sortie entre 100 V et 300 V pour une puissance de sortie inférieure ou égale à 210 mW à partir d'une tension de batterie entre 2,7 V et 5,5 V. Afin de permettre une longue autonomie des appareils portables, ce projet vise une efficacité de transfert d'énergie de 70 % à la puissance de sortie typique de 75 mW à 220 V. De plus, la solution développée doit être la plus petite possible. À partir de l'état de l'art des circuits de gestion de l'alimentation, ce mémoire présente une conception haut niveau du circuit basée sur des raisonnements et calculs mathématiques simples. Bâtissant sur ces concepts, ce travail détaille la conception des composants de puissance, du circuit de puissance et du contrôleur nécessaire à la réalisation de ce projet. Bien que certaines difficultés, notamment le niveau moyen de l'oscillation de la tension de sortie de 1,6 V, ne permettent pas d'utiliser dès maintenant le circuit développé dans une application commerciale, la solution proposée démontre une amélioration entre 15 % et 43 % de l'efficacité de conversion par rapport au circuit flyback actuel de Teledyne DALSA. De plus, la solution proposée intègre un transistor de puissance 78 % plus petit que les transistors standards disponibles dans la technologie CO8G. Étant donnée l'innovation du circuit présenté au niveau des composants de puissance, du circuit de puissance et du contrôleur, ces résultats de l'implémentation initiale laissent envisager un bon potentiel pour cette architecture après une révision.

Ce travail porte sur le développement d'un procédé de fabrication de transistor monoélectronique {single-electron transistor, SET). II dresse un portrait de l'état de l’art actuel et met en lumière un manque dramatique de marge d'opération dans le fonctionnement de ces dispositifs. Cette problématique est présentée comme une des limites majeures aux espoirs de développement commercial de cette technologie. La thèse propose d'aller chercher la marge de manoeuvre manquante par un procédé de fabrication qui exploite le contrôle des dimensions verticales des dispositifs. Les résultats montreront que si les approches actuelles 2D semblent avoir atteint leurs limites physiques, l'approche 3D permet d'accéder à des températures d'opération encore insoupçonnées jusqu'à présent. L'impact est important, puisqu'une analyse de la thèse conclura que, même en tenant compte des pires fluctuations du procédé de fabrication, les SETs issus du concept 3D conservent une marge d'opération appréciable. La gamme de température d'opération obtenue est semblable aux transistors à effet de champ conventionnels (field effect transistor, FET) et on peut penser qu'il serait ainsi possible d'utiliser les deux technologies simultanément sur un même substrat afin de créer de nouvelles fonctionnalités issues de cette technologie hybride SET/FET.

Thesis (MScIng)--University of Stellenbosch, 2004. / ENGLISH ABSTRACT: Limiting amplifiers are employed in electronic warfare (EW) systems requiring a high measure of amplitude control. These EW systems employ sensitive signal processing components that are unable to accept the full dynamic range of input signals the system must face. The limiting amplifier, however, offers the unique capability of reducing the received signal spectrum to a suitable dynamic range. A typical application of the limiting amplifier is in the instantaneous frequency measurement (IFM) receiver where the limiting amplifier allows the receiver to accurately measure pulsed signals over a wide input dynamic range The aim of this study is the design and analysis of a broadband limiting amplifier. Focus is placed on the design of a socalled backbone limiting amplifier (BLA) which forms an integral part of a proposed modular design approach for realizing a design with improved input dynamic range. A designed BLA is discussed in this thesis while insight is given as to the intricacies associated with its mechanism of operation. Over its 45 dB (- 40 to + 5 dBm) input dynamic range, the designed 2-18 GHz limiting amplifier offers a typical saturated output power of 7.5 dBm while harmonic suppression of better than 8.6 dBc is achieved. The BLA design was based on an existing limiting amplifier design, the so-called baseline limiting amplifier, employing alternating amplifiers and attenuators. Evaluation of the baseline limiting amplifier design allowed for formulation of a design hypothesis for realizing the BLA design. Physical measurements on the BLA were then used to scrutinize and validate the formulated design hypothesis. The requirements for realizing the BLA design were the establishment of a thorough radio frequency (RF) amplifier design capability, an understanding of the nonlinear phenomena associated with the RF amplifier and the utilization and control thereof within the limiting amplifier. Different RF amplifier designs that were carried out are discussed in this thesis, while it is shown how they were used to further investigate important design considerations for application in the BLA design. The computer-aided design packages namely MultiMatch and Microwave Office (MWO) were successfully used in realizing the desired broadband RF amplifier designs and the eventual BLA design. / AFRIKAANSE OPSOMMING: Beperker versterkers word gebruik in elektroniese oorlogvoering (EO) stelsels waar ’n redelike mate van amplitude beheer noodsaaklik is. Sensitiewe seinverwerking komponente, wat nie die volle dinamiese bereik van intreeseine kan hanteer nie, maak deel uit van hierdie EO stelsels. Die beperker versterker bied egter die unieke eienskap om die ontvangde seinspektra te reduseer tot ’n gepaste dinamiese bereik. ’n Tipiese toepassing vir die beperker versterker is as deel van die oombliksfrekwensie- meting ontvanger waar die beperker versterker die ontvanger toelaat om akkurate meting van gepulsde seine te doen oor ’n wye intree dinamiese bereik. Die doel van hierdie studie is die ontwerp en analise van ’n wye-band beperker versterker. Fokus word geplaas op die ontwerp van ’n sogenaamde kruks beperker versterker wat ’n integrale deel uitmaak van ’n voorgestelde modulêre ontwerpsbenadering, wat ten doel het om ’n verbeterde intree dinamiese bereik daar te stel. Oor die 45 dB (- 40 tot + 5 dBm) intree dinamiese bereik, bied die ontwerpte 2-18 GHz beperker versterker ’n tipiese versadigde uittreedrywing van 7.5 dBm terwyl harmonieke onderdrukking van beter as 8.6 dBc verkry is. Die ontwerp van hierdie komponent word in hierdie tesis bespreek terwyl belangrike aspekte oor die werking daarvan uitgelig word. Die ontwerp van die kruks beperker versterker is gebaseer op ’n bestaande beperker versterker ontwerp, of sogenaamde basis ontwerp, wat gebruik maak van afwisselende versterkers en attenuators. Evaluering van die basis ontwerp het toegelaat vir die formulering van 'n ontwerpshipotese om die kruks beperker versterker te realiseer. Fisiese metings op die kruks beperker versterker is gebruik om die ontwerpshipotese krities te evalueer. Om die kruks beperker versterker te realiseer moes die nodige RF versterker ontwerpsvaardigheid daargestel word, ’n begrip vir die nie-liniêere verskynsels in die RF versterker en die gebruik en beheer daarvan in die beperker versterker moes daargestel word. Verskeie RF versterkers wat ontwerp is word in hierdie tesis bespreek, terwyl getoon word hoe hierdie ontwerpe gebruik is om belangrike ontwerpsaspekte te ondersoek wat uiteindelik toegepas is in die kruks beperker versterker ontwerp. Die ontwerpspakkette naamlik MultiMatch en Microwave Office is suksesvol gebruik vir die realisering van die nodige wye-band RF versterkers en die uiteindelike kruks beperker versterker ontwerp.