Kwan Yin-Ping. / Thesis (M.B.A.)--Chinese University of Hong Kong. / Bibliography: leaves 96-97.

Esta dissertação de mestrado introduz um conjunto de algoritmos baseados em grafos para a obtenção de circuitos VLSI com um número reduzido de transistores utilziando células simples. Esses algoritmos têm um foco principal na minimização do número de nodos em representações AIG e mapear essa estrutura otimizada utilizando células simples (NAND2 e NOR2) com um número mínimo de inversores. Devido à minimização de nodos, o AIG tem um alto compartilhamento lógico, o que pode derivar circuitos intermediários contendo células com fanouts infactíveis para os nodos tecnológicos atuais. De forma a resolver essas ocorrências, o circuito intermediário é submetido a um algoritmo para limitação de fanout. Os algoritmos propostos foram aplicados num conjunto de circuitos de benchmark e os resultados obtidos mostram a utilidade do método. Os circuitos resultantes tiveram, em média, 32% menos transistores do que as referências anteriores em números de transistores utilizando células simples. Adicionalmente, quando comparando esses resultados com trabalhos que utilizam células complexas, nossos números demonstraram que abordagens anteriores estão algumas vezes longe do número mínimo de transistores que pode ser obtido com o uso eficiente de uma biblioteca reduzida de células, composta por poucas células simples. Os circuitos baseados em células simples obtidos com a aplicação dos algoritmos proposto neste trabalho apresentam um menor número de transistores em muitos casos quando comparados aos resultados previamente publicados utilizando células complexas (CMOS estático e PTL). / This master’s thesis introduces a set of graph-based algorithms for obtaining reduced transistor count VLSI circuits using simple cells. These algorithms are mainly focused on minimizing node count in AIG representations and mapping this optimized AIG using simple cells (NAND2 and NOR2) with a minimal number of inverters. Due to the AIG node count minimization, the logic sharing is probably highly present in the optimized AIG, what may derive intermediate circuits containing cells with unfeasible fanout in current technology nodes. In order to fix these occurrences, this intermediate circuit is subjected to an algorithm for fanout limitation. The proposed algorithms were applied over a set of benchmark circuits and the obtained results have shown the usefulness of the method. The circuits generated by the methods proposed herein have, in average, 32% less transistor than the previous reference on transistor count using simple cells. Additionally, when comparing the presented results in terms of transistor count against works advocating for complex cells, our results have demonstrated that previous approaches are sometimes far from the minimum transistor count that can be obtained with the efficient use of a reduced cell library composed by only a few number of simple cells. The simple-cells-based circuits obtained after applying the algorithms proposed herein have presented a lower transistor count in many cases when compared to previously published results using complex (static CMOS and PTL) cells.

Dans le domaine de l’électronique de puissance, les dispositifs en carbure de silicium (SiC) sont bien adaptés pour fonctionner dans des environnements à haute température, haute puissance, haute tension et haute radiation. Le carbure de silicium (SiC) est un matériau semi-conducteur à large bande d’énergie interdite. Ce matériau possède des caractéristiques en température et une tenue aux champs électriques bien supérieure à celles de silicium. Ces caractéristiques permettent des améliorations significatives dans une grande variété d’applications et de systèmes. Parmi les interrupteurs existants, le JFET en SiC est l’interrupteur le plus avancé dans son développement technologique, et il est au stade de la pré-commercialisation. Le travail réalisé au cours de cette thèse consiste à caractériser électriquement des JFET- SiC de SiCED en fonction de la température (25°C-300°C). Des mesures ont été réalisé en statique (courant-tension), en dynamique (capacité-tension) et en commutation sur charge R-L (résistive-inductives) et dans un bras d’onduleur. Un modèle multi-physique du transistor VJFET de SiCED à un canal latéral a été présenté. Le modèle a été développé en langage MAST et validé aussi bien en mode de fonctionnement statique que dynamique en utilisant le simulateur SABER. Ce modèle inclut une représentation asymétrique du canal latéral et les capacités de jonction de la structure. La validation du modèle montre une bonne concordance entre les mesures et la simulation. / In the field of power of electronics, silicon carbide (SiC) devices are well suited to operate in environments at high temperature, high power, high voltage and high radiation. The silicon carbide belongs to the class of wide band gap semiconductor material. Indeed, this material has higher values than the silicon ones for the temperature breakdown and a high electric field breakdown. These characteristics enable significant improvements in wide varieties of applications and systems. Among the existing switches, SiC JFET is the most advanced one in its technological development because it is at the stage of pre-marketing. The study realized during this thesis was to electrically characterize SiC JFETs from SiCED versus the temperature (25°C-300°C). The characteristic are based on static measurements (currentvoltage), capacitive measurements (capacitive-voltage) and switching measurements in an R-L (resistor-inductor) load circuit and an inverter leg. A multi-physical model of the VJFET with a lateral channel is presented. The model was developed and validated in MAST language both in static and dynamic modes using the SABER simulator. The model includes an asymmetric representation of the lateral channel and the junction capacitances of the structure. The validation of the model shows a good agreement between measurements and simulation.

To fully exploit the potential of gallium nitride (GaN) devices for optoelectronics and power electronic applications, the structures of device need to be investigated and optimized. In particular carrier densities, conductivities and localised charges can have a significant impact to device performances. Electrical scanning probe microscopy techniques, including scanning capacitance microscopy (SCM), conductive atomic force microscopy (C-AFM) and kelvin probe force microscopy (KPFM), were utilized to study the structures of nitride devices such as high electron mobility transistors (HEMTs), light emitting diodes (LEDs) and junction diodes. These results combine with other characterisation techniques to give an enhanced understanding about the nitride structures. Leakage currents are one of the major challenges in HEMTs, especially leakages in buffer layers which deteriorate the breakdown voltage of the devices. To achieve an insulating buffer layer, carbon doping is usually used to compensate the unintentional n-type doping of nitride materials. Here, I show that vertical leakage can originate from the formation of inverted hexagonal pyramidal defects during the low temperature growth of an AlGaN:C strain relief layer. The semi-polar facets of the defects enhanced the oxygen incorporation and led to the formation of leakage pathways which were observed using SCM. Leakage occurring at HEMT surfaces will lead to current collapses of devices. In this work, I discovered nano-cracks on a HEMT surface. C-AFM showed enhanced conductivity along these nano-cracks. A model based on stress relaxation analysis was proposed to explain the drop of surface potential along the nano-cracks. Advances in the quality of epitaxial GaN grown by MOVPE have been facilitated by understanding the formation of defects within the materials and structures. However, hillocks as a specific type of defects have not been intensively studied yet. In this work, three types of hillocks were discovered on GaN p-i-n diodes and a GaN film grown on patterned sapphire substrates. It was found that pits were always present around the centres of hillocks. Multi-microscopy results showed these pits were developed from either an inversion domain or a nano-pipe or a void under the sample surface. Formation of hillocks was usually associated with a change of growth condition, such as an increase in Mg doping or a decrease in growth temperature and gas flows, despite the formation mechanism is still unclear. GaN$_{1-x}$As$_x$ is a highly mismatched alloy semiconductor whose band-gap can be engineered across the whole visible spectrum. For this reason and the potential to achieve high p-type doping, GaN$_{1-x}$As$_x$ is a promising material for optoelectronic applications. However, the growth of GaN$_{1-x}$As$_{x}$ at intermediate As fraction while maintaining a high conductivity and uniformity of the material is still challenging. Two n-GaN/p-GaN$_{1-x}$As$_x$ diodes with different Ga flows were investigated. Both samples demonstrated that highly Mg-doped GaN$_{1-x}$As$_x$ with high As fraction is achievable. However, the samples contained both amorphous and polycrystalline regions. The electrical scanning probe microscopy results suggested the amorphous structure has a lower hole concentration and hence conductivity than the polycrystalline structure. Nevertheless, there is still a lack of understanding about the electrical properties and conduction mechanisms of the GaN$_{1-x}$As$_x$ alloy.

Thesis (M.S.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 1982. / MICROFICHE COPY AVAILABLE IN ARCHIVES AND ENGINEERING. / Vita. / Includes bibliographical references. / by Max Wolff Hauser. / M.S.

Les transistors à haute mobilité électronique (HEMTs) à base de nitrure de gallium constituent une filière prometteuse pour l’amplification de puissance hyperfréquence pour les applications en bande millimétrique. Les propriétés remarquables du GaN, tels que le champ de claquage , la vitesse de saturation et la densité des électrons élevés sont à l’origine des performances exceptionnelles obtenues avec les dispositifs à base de GaN. Les travaux de thèse ont été réalisés au sein du groupe Composants et Dispositifs Micro-ondes de Puissance à l’IEMN. Ce travail relate la fabrication et la caractérisation de dispositifs de type HEMT de la filière GaN pour des applications de puissance hyperfréquence. La première partie de ce travail expose les phénomènes physiques mis en jeu dans les hétérostructures à base de GaN. La suite porte sur l’optimisation des procédés technologiques ayant comme point de mire la montée en fréquence ainsi qu’en puissance hyperfréquence. Un travail a été mené en vue de la réduction de la longueur du pied de grille permettant d’atteindre des longueurs minimales de l’ordre de 60nm. De plus, des analyses sont effectuées afin d’étudier les principales limitations inhérentes aux composants HEMTs. Le dernier chapitre présente l’ensemble des caractérisations en régimes statique et hyperfréquence sur des structures HEMTs fabriquées dans le cadre de ce travail. Il en ressort notamment un résultat en terme de densité de puissance à 40GHz, à ce jour à l’état de l’art, relatif à un HEMT de topologie 2x50x0.075µm2. Celui-ci ayant permis d’obtenir une densité de puissance de 2.7W/mm associée à un gain linéaire de 6.5dB et un rendement en puissance ajoutée de 12.5%. / Gallium Nitride (GaN) based High Electron Mobility Transistors (HEMTs) have emerged as the best candidate for high temperature, high voltage and high power operation in millimeter-wave range. The unique combination of high breakdown field, high electron velocity, and large sheet electron densities of III-N material permits outstanding performance. The work was performed within IEMN laboratory in Microwave Power Devices group. It relates the fabrication and the characterization of GaN HEMT devices for microwave power applications. The first part exposes the physical and electrical properties of gallium nitride as well as a review concerning the state of the art in terms of output power density related to GaN HEMTs. The second chapter deals with the technological processes with a particular attention on the process optimization regarding the ohmic contact and the T-gate technology. Despite outstanding properties, the HEMT performance remains inherently limited by physical and electrical parasitic phenomena. Thus, the third chapter presents the whole studies performed in other to understand these limitation effects (losses, traps, thermal effect). In the last chapter DC, RF, pulsed and large signal measurements are reported for HEMTs based on different heterostructures. In particular, the capability of AlGaN/GaN transistors on Si(111) substrate grown by MBE is demonstrated for high frequency microwave power applications at 40GHz with a continuous wave output power density of 2.7W/mm associated with a power added efficiency of 12.5% and a linear gain of 6.5dB corresponding to the highest saturated power density ever reported on Si(111) substrate to date.

Cette thèse porte sur l’étude du transport de charge et de spin dans les nanostructures 0D, 2D et les hétérostructures 2D-0D de Van der Waals (h-VdW). Les nanocristaux pérovskite de La0.67Sr0.33MnO3 ont révélé des magnétorésistances (MR) exceptionnelles à basse température résultant de l’aimantation de leur coquille indépendamment du coeur ferromagnétique. Les transistors à effet de champ à base de MoSe2 ont permis d’élucider les mécanismes d’injection de charge à l’interface metal/semiconducteur 2D. Une méthode de fabrication des h-VdW adaptés à l’électronique à un électron est rapportée et basée sur la croissance d’amas d’Al auto-organisés à la surface du graphene et du MoS2. La transparence des matériaux 2D au champ électrique permet de moduler efficacement l’état électrique des amas par la tension de grille arrière donnant lieu aux fonctionnalités de logique à un électron. Les dispositifs à base de graphene présentent des MR attribuées aux effets magnéto-Coulomb anisotropiques. / This thesis investigates the charge and spin transport processes in 0D, 2D nanostructures and 2D-0D Van der Waals heterostructures (VdWh). The La0.67Sr0.33MnO3 perovskite nanocrystals reveal exceptional magnetoresistances (MR) at low temperature driven by their paramagnetic shell magnetization independently of their ferromagnetic core. A detailed study of MoSe2 field effect transistors enables to elucidate a complete map of the charge injection mechanisms at the metal/MoSe2 interface. An alternative approach is reported for fabricating 2D-0D VdWh suitable for single electron electronics involving the growth of self-assembled Al nanoclusters over the graphene and MoS2 surfaces. The transparency the 2D materials to the vertical electric field enables efficient modulation of the electric state of the supported Al clusters resulting to single electron logic functionalities. The devices consisting of graphene exhibit MR attributed to the magneto-Coulomb effect.

Cette étude porte sur l’intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d’économies d’énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d’intégration. Cette thèse se propose d’employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l’oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. / This study deals with the hybrid integration of Single Electron Transistors (SET) on a CMOS technology node. SET devices present high potentiels, particularly in terms of energy efficiency, but can't completely replace CMOS in electrical circuits. However, SETs and CMOS devices combination can solve this issue, opening the way toward very low operating power circuits, and high integration density. This thesis proposes itself to use for Back-End-Of-Line (BEOL) SETs realization, meaning in the oxide encapsulating CMOS, the nanodamascene fabrication process devised by C. Dubuc.

Dans les années à venir, l’industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ‘‘Beyond CMOS’’, ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d’envisager la réalisation de transistors et de cellules mémoires à haute densité d’intégration, basse consommation. L’objectif principal de ce travail de thèse est d’explorer et d’évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ‘‘cellules standards’’ ; et iii) l’exploration d’architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l’aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d’énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques. / In this work, we have presented a physics-based analytical SET model for hybrid SET-CMOS circuit simulations. A realistic SET modeling approach has been used to provide a compact SET model that takes several conduction mechanisms into account and closely matches experimental SET characteristics. The model is implemented in Verilog-A language, and can provide suitable environment to simulate hybrid SET-CMOS architectures. We have presented logic circuit design technique based on double gate metallic SET at room temperature. We have also shown the flexibility that the second gate can bring in order to configure the SET into P-type and N-type. Given that the same device is utilized, the circuit design approach exhibits regularity of the logic gate that simplifies the design process and leads to reduce the increasing process variations. Afterwards, we have addressed a new Boolean logic family based on DG-SET. An evaluation of the performance metrics have been carried out to quantify SET technology at the circuit level and compared to advanced CMOS technology nodes. SET-based static memory was achieved and performances metrics have been discussed. At the architectural level, we have investigated both full DG-SET based arithmetic logic blocks (FA and ALU) and programmable logic circuits to emphasize the low power aspect of the technology. The extra power reduction of SETs based logic gates compared to the CMOS makes this technology much attractive for ultra-low power embedded applications. In this way, architectures based on SETs may offer a new computational paradigm with low power consumption and low voltage operation. We have also addressed a flexible logic design methodology based on DG-SET transmission gates. Unlike conventional design approach, the XOR / XNOR behavior can be efficiently implemented with only 4 transistors. Moreover, this approach allows obtaining reconfigurable XOR / XNOR gates by swapping the cell biasing. Given that the same device is utilized, the structure can be physically implemented and established in a regular manner. Finally, complex logic gates based on DG-SET transmission gates offer an improvement in terms of transistor device count and power consumption compared to standard complementary SETs implementations.Process variations are introduced through our model enabling then a statistical study to better estimate the SET-based circuit performances and robustness. SET features low power but limited operating frequency, i.e. the parasitics linked to the interconnects reduce the circuit operating frequency as the SET Ion current is limited to the nA range. In term of perspectives: i) detailed studying the impact on SET-based logic cells of process variation and random back ground charge ii) considering multi-level computational model and their associate architectures iii) investigating new computation paradigms (neuro-inspired architectures, quantum cellular automata) should be considered for future works.

L’utilisation de composés organiques comme matériaux actifs représente la prochaine génération technologique. Ils permettent notamment un procédé de fabrication moins cher,de grands rendements de production ainsi que la capacité d’employer des supports souples.Ce travail présente le développement d’une technique de transfert reposant sur l’ablation laser pour le dépôt fonctionnel de films minces localisé de matériaux organiques et inorganiques en phase liquide ou solide dans le but de fabriquer des transistors à films minces organiques (OTFT).La technique de dépôt est basée sur le LIFT (laser-induced forward transfer), dont le principe de fonctionnement implique que le matériau à transférer soit préalablement préparé sur un substrat transparent. Le matériau est irradié à travers ce dernier par une impulsion laser, déclenchant l’ablation et l’éjection de la matière du substrat. Le matériau éjecté est alors recueilli sur un substrat récepteur placé devant le film donneur. Par cette méthode, des structures précisément définies par la forme du faisceau laser peuvent être transférées.L’irradiation directe de la matière à transférer n’est pas admissible pour les composés sensibles, par conséquent, une modification de la technique a été introduite pour résoudre cette limitation. Cette modification implique l’utilisation d’une couche sacrificielle, qui est spécialement adaptée pour l’ablation laser dans l’ultraviolet. Cette couche sacrificielle est déposée entre le substrat et le matériel à transférer, son but est d’absorber l’impulsion laser, de se décomposer et de propulser le matériau sur le substrat receveur tout en le protégeant de l’irradiation laser. Des matériaux métalliques et un matériau organique, le polymère triazene, ont été étudiés.Le processus de transfert a été étudié par ombroscopie résolue en temps. L’analyse de la trajectoire du matériel éjecté ainsi que de l’onde de choc créée par l’ablation a été effectuée. Ces mesures nous ont permis de déterminer les conditions de transfert optimales pour chacun des matériaux étudiés et ont montré que la condition la plus favorable pour un transfert réussi est le proche contact dans le cas des matériaux en phase solide et quelques centaines de micromètres pour les matériaux en phase liquide.Enfin, la fabrication de transistors organiques opérationnels dans différentes configurations(bottom et top gate en configuration bottom et top contact) est démontrée. Les structures imprimées prouvent la capacité de la technique LIFT à transférer différents types de matériaux en maintenant leurs propriétés à un niveau significatif de performance. Le transfert d’un ensemble multicouche OTFT est étudié. Les pixels transférés sont entièrement fonctionnels et présentent des propriétés compétitives à des dispositifs préparés par des techniques classiques / The use of organic compounds as active materials represents the next generation oftechnology, enabling cheaper manufacturing process, high production and ability to useflexible substrates. This work presents the development of a transfer technique based onlaser ablation for the deposition of functional thin film of organic and inorganic materials,in liquid or solid phase, in order to achieve organic thin film transistors (OTFT).The deposition technique is based on the LIFT (laser-induced forward transfer), whoseworking principle involves a transparent substrate coated with the material to transfer. Thematerial is irradiated through the substrate by a laser pulse, which triggers the removaland ejection of the material from the substrate. The ejected material is then collected on asubstrate receiver placed in front the donor film. By this method, precise patterns definedby the shape of the laser beam can be transferred.Direct irradiation of the transfer material is not admissible for sensitive compounds,therefore a modification of the technique was introduced to solve this limitation. The modificationinvolves the use of a sacrificial layer, which is specially adapted for laser ablationin the ultraviolet. This sacrificial layer is deposited between the substrate and the materialto transfer, its purpose is to absorb the laser pulse, decomposes and propel the materialonto the receiver substrate while protecting it from laser irradiation. Metals and an organicmaterial, the triazene polymer, is studied.The transfer process has been studied by time-resolved shadowgraphic imaging technique.The trajectory analysis of the ejected material and of the shock wave created bythe ablation has been performed. These measures have enabled to determine the optimaltransfer conditions for each studied materials and have shown that the most favorablecondition for successful transfer is the close contact, in the case of materials solid phase,and few hundred micrometers for materials liquid phase.Finally, the fabrication of operating organic transistors in different configurations (bottomand top gate in bottom and top contact architectures) is demonstrated. The printedstructures reveals the ability of the LIFT technique to transfer different kinds of materialsmaintaining their properties at a significant level of performance. The transfer of a multilayersystem is also studied. Transferred pixels are fully functional and exhibit competitiveproperties face devices prepared by conventional techniques